IP核参数设置

滤波器系数产生

和Quartus不一样，Vivado的FIR Compiler没有提供设计FIR滤波器和生成滤波器系数的功能，因此需要使用MATLAB等其它工具设计好滤波器再将系数导入到IP核中。有两种方法：

1、MATLAB的FDATOOL工具在设计好滤波器后，可以直接生成IP核需要的coe文件：

matlab的命令行输入filterDesigner打开滤波器设计工具，设计合适的滤波器后记得选fix point，然后导出coe文件

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2、在已经写好的matlab代码中提取系数，然后写函数生成合适格式的coe文件：

这是很见到的fir滤波器，

Lb=fir1(101,2.5e6*2/1e9);       %低通滤波窗口

附上保存系数并生成coe文件的代码，

function fir_save(filename,data,gain,number)
%FIR_SAVE 此处显示有关此函数的摘要
%   输入滤波器系数
%   输出数据到coe文件
global path;if nargin < 4number = 1;
end
temp = fix(data*gain);
fid = fopen([path,filename,num2str(number),'.coe'],'w');
fprintf(fid, 'radix = 10;\n');
fprintf(fid, 'coefdata = \n');
fprintf(fid, '%d,',temp); end

IP核系数输入

IP核支持两种FIR系数输入方式，以“Vector”的形式直接写入；或者以“COE File”的形式导入coe文件。

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滤波器硬件过采样设置

特别需要注意的是采样设置和时钟周期，采样频率应该和信号相联系，时钟周期和系统时钟周期一致。
也要注意工程选用的设备可用dsp slice数量，滤波器的阶数，过采样设置均会影响数量。

[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-5TSv9zVS-1610718093632)(https://s3-us-west-2.amazonaws.com/secure.notion-static.com/3d516f15-8011-41b9-9366-9e2c25ca53b8/Untitled.png)]

IP核接口说明

Vivado的很多IP核采用的是AXI4接口，主要有数据（tdata）、准备好（tready）、有效（tvalid）几种信号，还有主机（m）和从机（s）之分。另外在Interface这个Tab还可以配置使用更多辅助的AXI4接口信号。

在设置为多通道、可变系数模式时，还会用到其它的接口。上表中的接口已经足够完成一次单通道、固定系数的FIR滤波器设计。其它接口在后文的设计中使用到FIR滤波器的其它模式时，再做介绍。

FPGA设计

IP核的接口在Verilog HDL中进行设计时，一定要参考官方文档中给出的时序图。在IP核的配置界面点击“documentation”，可以找到IP核的user guide。也可以在Xilinx官网或DocNav工具中搜索pg149，查阅FIR Compiler的说明。

接口输入

AXI4接口的tdata位宽是以字节为单位，即只会是8的倍数，因此需要结合设计的实际位宽做相应处理。

直接将信号赋值到实例化接口，

wire signed [12:0] bpf1_abs, bpf2_abs;lpfir lpfir_inst1 (.aclk(clk), // input aclk.s_axis_data_tvalid(1'b1), // input s_axis_data_tvalid.s_axis_data_tready(), // output s_axis_data_tready.s_axis_data_tdata(bpf1_abs), // input [15 : 0] s_axis_data_tdata.m_axis_data_tvalid(), // output m_axis_data_tvalid.m_axis_data_tdata(lpf1_data) // output [23 : 0] m_axis_data_tdata
);

也可以严谨的规定一下线宽对应，少的用补码，

input signed [12:0]din,          //信号输入fir1 bpf_fir1_inst (.aclk(clk), // input aclk.s_axis_data_tvalid(1'b1), // input s_axis_data_tvalid.s_axis_data_tready(), // output s_axis_data_tready.s_axis_data_tdata({{3{din[12]}},din}), // input [15 : 0] s_axis_data_tdata.m_axis_data_tvalid(), // output m_axis_data_tvalid.m_axis_data_tdata(bpfir1_data) // output [23 : 0] m_axis_data_tdata
);

代码示例

单通道、固定系数的FIR Compiler接口，用于接收机设计实例，示例代码如下所示：

`timescale 1ns / 1ps
module top(input clk,          //32MHz系统时钟input rst,input signed [12:0]din,          //信号输入output [12:0] realout  //FSK解调数据输出);//wire [15:0]din;wire signed [12:0] bpfir1_data, bpfir2_data;
wire signed [12:0] bpf1_abs, bpf2_abs;
wire signed [12:0] lpf1_data, lpf2_data;
wire [15:0] dout;
wire signed [15:0] m_tdata;fir1 bpf_fir1_inst (.aclk(clk), // input aclk.s_axis_data_tvalid(1'b1), // input s_axis_data_tvalid.s_axis_data_tready(), // output s_axis_data_tready.s_axis_data_tdata({{3{din[12]}},din}), // input [15 : 0] s_axis_data_tdata.m_axis_data_tvalid(), // output m_axis_data_tvalid.m_axis_data_tdata(bpfir1_data) // output [23 : 0] m_axis_data_tdata
);fir2 bpf_fir2_inst (.aclk(clk), // input aclk.s_axis_data_tvalid(1'b1), // input s_axis_data_tvalid.s_axis_data_tready(), // output s_axis_data_tready.s_axis_data_tdata({{3{din[12]}},din}), // input [15 : 0] s_axis_data_tdata.m_axis_data_tvalid(), // output m_axis_data_tvalid.m_axis_data_tdata(bpfir2_data) // output [23 : 0] m_axis_data_tdata
);Rectify Rectify_inst (.clk(clk), .rst(rst), .bpf1(bpfir1_data), .bpf2(bpfir2_data), .bpf1_abs(bpf1_abs), .bpf2_abs(bpf2_abs));lpfir lpfir_inst1 (.aclk(clk), // input aclk.s_axis_data_tvalid(1'b1), // input s_axis_data_tvalid.s_axis_data_tready(), // output s_axis_data_tready.s_axis_data_tdata(bpf1_abs), // input [15 : 0] s_axis_data_tdata.m_axis_data_tvalid(), // output m_axis_data_tvalid.m_axis_data_tdata(lpf1_data) // output [23 : 0] m_axis_data_tdata
);lpfir lpfir_inst2 (.aclk(clk), // input aclk.s_axis_data_tvalid(1'b1), // input s_axis_data_tvalid.s_axis_data_tready(), // output s_axis_data_tready.s_axis_data_tdata(bpf2_abs), // input [15 : 0] s_axis_data_tdata.m_axis_data_tvalid(), // output m_axis_data_tvalid.m_axis_data_tdata(lpf2_data) // output [23 : 0] m_axis_data_tdata
);endmodule

备注：

程序中认为输入的采样数据始终有效，因此将s_axis_data_tvalid永远置1;
由于s_axis_data_tdata为16bit位宽，但输入信号数据为13bit位宽，因此用拼接运算符{}在高位填充补码的符号位；
由于m_axis_data_tdata为32bit位宽，但输出信号数据有效位仅有13bit位宽，因此仅需取低13bit作为FIR滤波器输出。

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