【FPGA ZYNQ Ultrascale+ MPSOC教程】33.BRAM实现PS与PL交互
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适用于板卡型号：
AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
实验Vivado工程目录为“bram_test /vivado”。
实验vitis工程目录为“bram_test /vitis”。
有时CPU需要与PL进行小批量的数据交换，可以通过BRAM模块，也就是Block RAM实现此要求。本章通过Zynq的GP Master接口读写PL端的BRAM，实现与PL的交互。在本实验中加入了自定义的FPGA程序，并利用AXI4总线进行配置，通知其何时读写BRAM。
以下为本实验原理图，CPU通过AXI BRAM Controller读取BRAM数据，CPU仅配置自定义的PL BRAM Controller的寄存器，不通过它读写数据。
FPGA工程师工作内容
以下为FPGA工程师负责内容。
1. 硬件环境搭建
以“ps_hello”为基础，另存为一份工程，并配置打开ZYNQ的中断
1）首先添加AXI BRAM Controller模块，用于PS端控制BRAM，双击打开配置，连接AXI总线，可用于读写BRAM模块，AXI模式设置为AXI4，数据宽度设置为32位，memory depth不在这里设置，需要在Address Editor里设置。BRAM端口数量设置为1个，用于连接双口RAM的PORTA。不使能ECC功能。
由于AXI4总线为字节询址，BRAM数据宽度设置也是32位，同样都是32位数据宽度，因此在映射到BRAM地址时，需要按4字节询址，即去掉最后两位，下图为BRAM控制器与BRAM的映射关系。
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