【Verilog基础】分频器（分频（频率变小，周期变大）、倍频（频率变大，周期变小）、体会降频方法）

文章目录

一、分频器要点总结
二、偶数分频器
三、奇数分频器

一、分频器要点总结

1、为啥要有分频、倍频？
- （1）时钟通常由板载晶振或**PLL（锁相环）**产生
- （2）板载晶振提供的时钟信号频率固定，不一定满足工程需求
- （3）分频（频率倍数变小，周期倍数变大）、倍频（频率倍数变大，周期倍数变小）
2、分频、倍频的实现方式：
- （1）锁相环（PLL）
- （2）用 Verilog 代码描述（分频器较常用）
3、分频器原理：
- （1）和计数器类似：

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