Xilinx Vivado2020.2创建MicroBlaze工程生成xsa文件
本教程以Xilinx VCU108 Evaluation Board为例,讲解用Xilinx Vivado 2020.2创建MicroBlaze软核工程,并生成xsa文件
MicroBlaze 是基于Xilinx公司FPGA的微处理器IP核,和其它外设IP核一起,可以完成可编程系统芯片(SOPC)的设计。MicroBlaze 处理器采用RISC架构和哈佛结构的32位指令和数据总线,可以全速执行存储在片上存储器和外部存储器中的程序,并访问其数据。
LogiCORE™ IP AXI 通用异步收发器 (UART) Lite 接口不仅可连接高级微控制器总线架构 (AMBA®) 规范的高级 eXtensible 接口 (AXI),而且还可为异步串行数据传输提供控制器接口。该软 LogiCORE IP 核旨在与 AXI4-Lite协议实现连接。
1、打开Vivado 2020.2,并新建Project
2、根据图片进入下一步
3、注意工程名称和路径
4、选择RTL Project,注意不要勾选第二项
5、选择Boards ,可以通过Search搜索,我用的是VCU108开发板,选中进入下一步
6、选择VCU 108 Boards 之后,大部分配置均自动配好了,点击Finish完成。
7、开始创建Block Design
8、Block Design名称可以自定义,我这里按照默认配置,点击OK
9、Create Block Design以后,点"+"号,开始加MicroBlaze软核。
10、在search中搜索并加入MicroBlaze软核。
11、点击界面的Run Block Automation
12、选择最大运行内存,这里只能配置128KB
12、配置时钟和reset
13、添加AXI Uartlite串口核,用于程序中串口打印
14、将波特率改为115200
15、点击Run Connection Automation,自动连线
16、勾选所有
17、最终效果图
18、先保存,然后Generate Block Design
19、点击Generate Block Design
20、Generate Output Products
21、Generate done
22、点击Create HDL Wrapper,根据Block Design创建Verilog顶层模块
23、选择第二个,点击OK
23、生成的Verilog模块代码(design_1_wrapper.v之后,就可以点Synthesis综合了。
24、继续下一步
25、等待Generate Block Design和Run Synthesis执行完毕
26、综合完毕后,选择Open Synthesized Design,点击OK
27、点击Generate Bitstream,生成Vivado工程的bit文件
28、bit文件生成成功后,点击Export Hardware,导出xsa文件
.xsa文件生成完成,存放在D:\demo\demo\design_1_wrapper.xsa,这个文件后面在Vitis 2020.2会用到。
Xilinx Vivado2020.2创建MicroBlaze工程生成xsa文件相关推荐
- Qt工程生成MiniDump文件
关于Dump的文件介绍在这里,今天要介绍的是如何在Qt工程生成Dump文件. 首先我们在Qt的pro文件(工程配置文件)要取消优化,并加入调试信息,如下: #加入调试信息 QMAKE_CFLAGS_R ...
- 修改工程生成的文件类型
1.为了熟悉新的解决方案,提取接口: 将动态链接库工程改为exe工程,并添加main函数. 修改工程生成的文件类型: 属性->常规->目标文件扩展名 .dll 配置类型 .dll(动态链接 ...
- VS2010工程生成ipch文件夹的问题
最近打开VS2010的一个工程(不是所有的),总会在工程相同的目录下创建一个和工程名一样的文件夹,而且里面只包括一个ipch文件夹.经上网查看,一般的解决方法都是在Tools->options- ...
- idea创建maven工程没有src文件夹,或者是maven文件结构不能完整创建,可能是因为你的网速问题
众所周知,中国下载国外的东西通常会慢的要死 当你还没用maven创建工程的时候,maven本地仓库是空的,啥东西都没有. 所以第一次创建maven工程,或者第一次使用maven快速创建带有框架的工程时 ...
- 【Binder 机制】AIDL 分析 ( 创建 AIDL 文件 | 创建 Parcelable 类 | AIDL 中使用 Parcelable 类 | 编译工程生成 AIDL 对应的Java源文件 )
文章目录 一.创建 AIDL 文件 1.创建 AIDL 目录 2.创建 AIDL 文件 3.创建 Parcelable 类 4.AIDL 目录下声明 Parcelable 类 5.AIDL 中使用 P ...
- 使用petalinux定制Linux系统(基于xsa文件)
使用petalinux定制Linux内核(基于xsa文件) 一.Vivado工程 使用 Petalinux 可以非常方便地定制嵌入式Linux 系统,只需要 Vivado 软件把硬件信息导出.会产生一 ...
- ArtyA7的Hello Word创建Microblaze嵌入式系统硬件工程的问题解决
Xilinx问题解决-Arty A7 [Timing 38-282] The design failed to meet the timing requirements. [Timing 38-469 ...
- xilinx Vivado的使用详细介绍(2):创建工程、添加文件、综合、实现、管脚约束、产生比特流文件、烧写程序、硬件验证
xilinx Vivado的使用详细介绍(2):创建工程.添加文件.综合.实现.管脚约束.产生比特流文件.烧写程序.硬件验证 Author:zhangxianhe 新建工程 打开Vivado软件,直接 ...
- 使用Eclipse创建Web工程后未生成web.xml文件
使用Eclipse创建Web工程后未生成web.xml文件 鼠标右击项目,按照如下操作生成web.xml项目:
最新文章
- numpy常用函数之random.normal函数
- 怎么把加载图标去掉_怎样在PCB上绘制图标
- css3.0动画,CSS3.0实现霓虹灯按钮动画特效的示例代码
- Python3 os模块应用
- stm32 stm8 产品型号
- 布隆过滤器避免redis缓存穿透
- 每日程序C语言24-回文数字的判断
- java enum 变量_java枚举使用详解
- 反应型关系数据库事务
- UE4异步编程专题 - TFunction
- 软件开发者面试百问答案,老紫竹研究室出品(已经有64个)
- 单片机传输浮点数给android,请问单片机怎么接收从串口发送过来的浮点数?
- [转载] 如何在Android设备之间共享Google Play应用,音乐等
- 【翻译】在ruby中实现attributes的lazily initialization(惰性初始化)
- vue-router-2-动态路由配置
- 彻底搞懂Gradle、Gradle Wrapper与Android Plugin for Gradle的区别和联系
- 了解REST:动词,错误代码和身份验证
- python解析visio_再见,Visio!
- MTK Android GT928触摸屏驱动客制化触摸的开关
- 人文社科开放数据库汇总