边沿检测和双边采样电路
边沿检测和双边采样电路
- 边沿检测
- 双边采样电路
边沿检测
边沿检测，又称沿提取，就是检测信号的上升沿和下降沿。
实现边沿检测，最直接的方法是用两级寄存器。其中第二级寄存器锁存住某个时钟沿到来时的输入电平，第一级寄存器锁存住下一个时钟沿到来时的输入电平。如果这两级寄存器锁存住的电平不相同，就说明检测到了边沿，具体是上升沿或下降沿可通过组合逻辑电路实现。
如上图所示，这样就实现了边沿检测，两个输出支路分别对应上升沿检测和下降沿检测。
乍一看，这个电路似乎很简单地实现了边沿检测的功能，但是仔细分析就可以发现这种方法存在一个潜在的风险：当待测信号pulse是一个异步信号时，输出可能是亚稳态，如果pulse信号的变化刚好发生在clk时钟的建立时间和保持时间之内，那么第一级寄存器的输出 pulse_r1 就会进入亚稳态，而pulse_r1的亚稳态会立即传递给pos_edge和neg_edge信号，从而使得整个电路的输出进入亚稳态，进而影响下一级电路的正常工作，甚至导致整个系统崩溃！
因此，在进行异步信号边沿提取时，不能直接使用上面的这种电路，而应该先将异步信号同步化，一般采用多加一级寄存器的方法来减小亚稳态的发生概率，如下图所示：
经过这样的同步处理后， 可以大大减小电路进入亚稳态的概率，如果第一级寄存器进入了亚稳态，一般也会在一个clk周期内稳定下来（可能稳定为0也可能稳定为1），如下图所示：
图中pulse信号的改变刚好发生在 clk 的建立时间和保持时间之内，因而第一级寄存器的输出pulse_r1可能会进入亚稳态，图中Tco为第一级寄存器pulse_r1的状态建立时间（即clock to output），一般情况下，亚稳态的决断时间（即从进入亚稳态到稳定下来的时间）不会超过一个时钟周期，因此在下一个clk上升沿到来之前，pulse_r1已经稳定下来（可能稳定到0也可能稳定到1），这样第二级寄存器就会采集到一个稳定的状态，从而把亚稳态限制在第二级寄存器之前，保证了整个电路输出的稳定性。
综上所述，在异步信号边沿检测电路中，至少需要采用三级寄存器来实现，在对系统稳定性要求较高的数字系统中，可以采用更多级的寄存器来减小亚稳态发生概率，提高系统稳定性。
双边采样电路
下面直接给出电路实现。
module top_module (input clk,input d,output q);reg q1,q2;always @(posedge clk) q1 <= d;always @(negedge clk)q2 <= d;assign q = clk ? q1:q2;endmodule
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