基于Verilog HDL 和FPGA的寻线小车设计代码
刚进实验室的第一个项目——做一个寻线小车，我就用FPGA芯片尝试做了一个。
用到的零件有：车模一个、一块L298N驱动模块、一块cyclone IV芯片（具体型号是EP4CE6E22C8N）、四个电机、一个电源、一个四灰度寻迹模块（或者红外寻迹模块）。
以下是四灰度寻迹模块输出的高低电平及小车对应的功能：
以下是具体代码：
module xunji_car
#(
parameter CNT_MAX = 19'd49_9999 ,
parameter CNT_NUM = 19'd25_9999
)
(
input wire sys_clk ,
input wire sys_rst_n ,
input wire [3:0] in ,
output reg [3:0] led_out ,
output reg ENA ,
output reg ENB ,
output reg [3:0] out
);
reg [18:0] cnt ;
reg cnt_flag ;
reg pwm_out ;
always @ (posedge sys_clk or negedge sys_rst_n)
if(sys_rst_n == 1'b0 )
cnt <= 19'd0 ;
else if(cnt == CNT_MAX)
cnt <= 19'd0 ;
else cnt <= cnt + 19'd1 ;
always @ (posedge sys_clk or negedge sys_rst_n)
if(sys_rst_n == 1'b0 )
cnt_flag <= 1'b0 ;
else if (cnt == CNT_NUM - 19'd1)
cnt_flag <= 1'b1 ;
else cnt_flag <= 1'b0 ;
always @ (posedge sys_clk or negedge sys_rst_n)
if(sys_rst_n == 1'b0)
pwm_out <= 1'b0 ;
else if(cnt_flag == 1'b1)
pwm_out <= ~pwm_out ;
else if(cnt == CNT_MAX)
pwm_out <= 1'b0 ;
else pwm_out <= pwm_out ;
always @ (posedge sys_clk or negedge sys_rst_n)
if(sys_rst_n == 1'b0)
begin
led_out <= 4'b0000 ;
ENA <= 1'b0 ;
ENB <= 1'b0 ;
out <= 4'b0000 ;
end
else case (in)
4'b0000 : begin led_out <= 4'b0000 ; ENA <= 0 ;ENB <= 0 ; out <= 4'b0000 ;end
4'b0001 : begin led_out <= 4'b1110 ; ENA <= pwm_out ;ENB <= pwm_out ; out <= 4'b1001 ;end
4'b0010 : begin led_out <= 4'b1110 ; ENA <= pwm_out ;ENB <= pwm_out ; out <= 4'b1001 ;end
4'b0011 : begin led_out <= 4'b1110 ; ENA <= pwm_out ;ENB <= pwm_out ; out <= 4'b1001 ;end
4'b0100 : begin led_out <= 4'b0111 ; ENA <= pwm_out ;ENB <= pwm_out ; out <= 4'b0110 ;end
4'b0101 : begin led_out <= 4'b0111 ; ENA <= pwm_out ;ENB <= pwm_out ; out <= 4'b0110 ;end
4'b0110 : begin led_out <= 4'b1111 ; ENA <= pwm_out ;ENB <= pwm_out ; out <= 4'b0101 ;end
4'b0111 : begin led_out <= 4'b1110 ; ENA <= pwm_out ;ENB <= pwm_out ; out <= 4'b1001 ;end
4'b1000 : begin led_out <= 4'b0111 ; ENA <= pwm_out ;ENB <= pwm_out ; out <= 4'b0110 ;end
4'b1001 : begin led_out <= 4'b1110 ; ENA <= pwm_out ;ENB <= pwm_out ; out <= 4'b1001 ;end
4'b1010 : begin led_out <= 4'b1110 ; ENA <= pwm_out ;ENB <= pwm_out ; out <= 4'b1001 ;end
4'b1011 : begin led_out <= 4'b1110 ; ENA <= pwm_out ;ENB <= pwm_out ; out <= 4'b1001 ;end
4'b1100 : begin led_out <= 4'b0111 ; ENA <= pwm_out ;ENB <= pwm_out ; out <= 4'b0110 ;end
4'b1101 : begin led_out <= 4'b0111 ; ENA <= pwm_out ;ENB <= pwm_out ; out <= 4'b0110 ;end
4'b1110 : begin led_out <= 4'b0111 ; ENA <= pwm_out ;ENB <= pwm_out ; out <= 4'b0110 ;end
4'b1111 : begin led_out <= 4'b1111 ; ENA <= pwm_out ;ENB <= pwm_out ; out <= 4'b0101 ;end
default : begin led_out <= 4'b0000 ; ENA <= 0 ;ENB <= 0 ; out <= 4'b0000 ;end
endcase
endmodule
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