多路选择器（4选1）

Verilog 多路选择器
实验内容：做一个4选1的mux，并且进行波形仿真和2选1的mux对比，观察资源消耗的变化
1.MUX4-1
实验代码部分：

module mux4_1
(IN0 ,   // input 1IN1 ,     // input 2IN2 ,     // input 3IN3 ,     // input 4S0 ,  // select 1S1 ,     // select 2OUT
);        // out dataparameter WL = 4; // 输入输出数据信号位宽input [WL-1:0] IN0, IN1, IN2, IN3;input S0,S1; // 通道选通的控制信号output[WL-1:0] OUT; // 选择器的输入数据信号reg [WL-1:0] OUT;// 生成组合逻辑的代码always @ (IN0 or IN1 or IN2 or IN3 or S0 or S1) beginif(S0&&S1)OUT = IN3;else if(S0&&!S1)OUT = IN2;else if(!S0 &&S1)OUT = IN1;elseOUT = IN0;endendmodule

RTL 视图

波形仿真图

资源消耗图

第二部分：MUX2-1

实验代码

module MUX2
(IN0       ,   // input 1IN1       ,   // input 2SEL       ,   // select OUT
);                // out dataparameter WL = 16;      // 输入输出数据信号位宽input [WL-1:0] IN0, IN1;// 选择器的两个输入数据信号
input SEL;              // 通道选通的控制信号
output[WL-1:0] OUT;     // 选择器的输入数据信号
reg   [WL-1:0] OUT;// 生成组合逻辑的代码
always @ (IN0 or IN1 or SEL) beginif(SEL) // SEL为1 选择输入1OUT = IN1;else    // SEL为0 选择输入0OUT = IN0;
endendmodule

RTL视图

资源消耗图

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