IC/FPGA校招笔试题分析（四）再看Moore状态机实现序列检测器

参加了几次笔试，发现序列检测器是常考的内容，而之前认为序列检测器真的很简单，但是这次X疆的笔试题做完之后，我怀疑自己了。

画状态转移图的时候，我开始犹豫了，我怕我会没考虑全，甚至有点晕。

人家又问：

针对这个具体设计如何衡量验证的完备性？

这是什么鬼？

题目：

用Moore型状态机实现序列“1101”从右到左的不重叠检测。

1、请画出状态转移图，其中状态用S1,S2,...来标识。

2、针对这个具体设计，如何衡量验证的完备性？

题目要求从右到左检测序列1101，也就是说检测序列1011，先画出状态转移图，后面我会用状态机实现，练练状态机的写法，很久不写会生疏。

还需要注意的一个点是不重叠检测，什么意思呢？大神告诉我，举例：不重叠检测1011011只能检测出来一个序列，如果是重叠检测，则能检测出来两个1011.

如下图，是我画出的一个状态转移图（测试当时画出的图并不是这样的，哎，这混乱的思维呀）

如果没有要求不重叠检测，则将S5状态之后输入1的下一个状态跳转到S3。

根据上面的状态机，使用三段式状态机来写一段实现代码：

`timescale 1ns / 1ps
//
// Company:
// Engineer: ljs
//
// Create Date: 2019/08/05 19:42:24
//module Seq_Detect(input clk,input rst_n,input seq_in,output reg seq_valid);localparam S1 = 5'b10000, S2 = 5'b01000, S3 = 5'b00100, S4 = 5'b00010, S5 = 5'b00001;reg [4 : 0] cur_state, nxt_state;always @(posedge clk or negedge rst_n) beginif(~rst_n) cur_state <= S1;else cur_state <= nxt_state;endalways@(*) begincase(cur_state)S1: if(seq_in == 1'b0) nxt_state = S1;else nxt_state = S2;S2:if(seq_in == 1'b0) nxt_state = S3;else nxt_state = S2;S3:if(seq_in == 1'b1) nxt_state = S4;else nxt_state = S1;S4:if(seq_in == 1'b1) nxt_state = S5;else nxt_state = S3;S5:if(seq_in == 1'b1) nxt_state = S2;else nxt_state = S1;default: nxt_state = S1;endcase endalways@(*) beginif(cur_state == S5) seq_valid = 1'b1;else seq_valid = 1'b0;endendmodule

仿真验证就不写了，时间不是太充裕。应该不问题，请自行验证吧。

欢迎评论。

至于第二问，应该属于验证类的东西，请教了下大佬，这样说：

正常的状态跳转，各种出错状态的跳转，输出是否正确的验证等。

例如：由于是不重叠检测，所以1011011只能检测到1个有效序列，10111011则能检测到两个有效序列。

我也不是太懂。。。

总的来说，这类题目，状态转移图最重要，画对了怎么考都行，画错了，写的设计代码也是错的。

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