Design Ware IP

先在网上找了些对design ware解释的资料，下面的都是很久以前就有的，比较少，最新的也没能找到，先将就着看吧。

DesignWare是SoC/ASIC设计者最钟爱的设计IP库和验证IP库。它包括一个独立于工艺的、经验证的、可综合的虚拟微架构的元件集合，包括逻辑、算术、存储和专用元件系列，超过140个模块。DesignWare和 Design Compiler的结合可以极大地改进综合的结果，并缩短设计周期。Synopsys在DesignWare中还融合了更复杂的商业IP（无需额外付费）目前已有：8051微控制器、PCI、PCI－X、USB2.0、MemoryBIST、AMBA SoC结构仿真、AMBA总线控制器等IP模块。
　　DesignWare中还包括一个巨大的仿真模型库，其中包括170,000多种器件的代时序的功能级仿真模型，包括FPGAs (Xilinx, Altera,…), uP, DSP, uC, peripherals, memories, common logic, Memory等。还有总线(Bus-Interface)模型PCI-X, USB2.0, AMBA, Infiniband, Ethernet, IEEE1394等，以及CPU的总线功能仿真模型包括ARM, MIPS, PowerPC等。

在RTL设计中，经常要用到一些标准的cell（单元），有一些很简单，如普通的加法器，寄存器，常用的组合逻辑等等。这些一般的我们都直接用语言直接描述出来。但是对于一些复杂的逻辑功能，往往设计起来比较麻烦，或者自己设计出来的综合后时序比较差。比如，超前进位加法器，全加器，乘法器（各种结构的乘法器），优先级编码器等等。
虽然书本上有很多的关于这些逻辑功能的电路结构或者门组成结构。但是事实上，即使按照课本来做，综合之后的电路，无论怎么样优化，都不容易达到时序要求（比较高的时钟情况下）。
所以，synopsys将这些标准的功能模块，比较复杂，时序又不好解决的问题。帮我们设计人员解决了。synopsys公司技术人员，针对这些复杂的功能模块，直接设计/优化最底层的版图，将其中的延迟优化到最小，逻辑功能可以支持到速度更高的芯片。此举可以免除很多设计人员的烦恼，当然人家也不是白做的，designware是要花钱购买的。
所以，designware在DC综合的时候没有多少优化的余地，因为DC调用的已经是designware的版图。仿真的时候都是调用synopsys提供的designware仿真库，是没办法综合的。
最后，如果应用于FPGA中的话，综合工具只有synplify_premier支持（据我所知）。其他工具是无法调用designware的。

最近事情较多，先放在待完善分区里，后面我会把这个知识点重新调研研究一番。

哈姆雷特，请保持前行！

Design Ware IP相关推荐

逻辑综合工具DesignCompiler使用教程
逻辑综合工具Design Compiler使用教程图形界面design vision操作示例逻辑综合主要是将HDL语言描述的电路转换为工艺库器件构成的网表的过程.综合工具目前比较主流的是synop ...
一、barrier指令DSB，DMB，ISB，fence——内存屏障，指令屏障
最近工作中遇到一个问题,大致描述一下: 我们SOC用的arm cortex m7内核,在设计时设计人员图方便,将SPI controller的寄存器(即原本应该是APB空间)放在了0x60000000 ...
嵌入式linux系统-Kernel串口2做交互终端
1 驱动源码 Kernel中串口的驱动程序使用8250通用驱动,路径在: drivers/tty/serial/8250/8250_core.c drivers/tty/serial/8250/825 ...
sip 时序图_Tcl与Design Compiler (五)——综合库（时序库）和DC的设计对象（下）
~ 回复以下关键词查看更多IC设计教程 ~ 目前支持的关键词有: Innovus ICC or IC Compiler DC or De ...
DC5:Tcl与Design Compiler （五）——综合库（时序库）和DC的设计对象+Comments
本文如果有错,欢迎留言更正:此外,转载请标明出处 http://www.cnblogs.com/IClearner/ ,作者:IC_learner 前面一直说到综合库/工艺库这些东西,现在就来讲讲讲 ...
Design Compiler （五）——综合库（时序库）和DC的设计对象
前面一直说到综合库/工艺库这些东西,现在就来讲讲讲综合库里面有什么东西,同时也讲讲synopsys的Design Ware库.主要内容分为三个部分:标准单元库.DC的设计对象.Design Ware库 ...
Tcl与Design Compiler 04——综合库（时序库）和DC的设计对象
转载出处 http://www.cnblogs.com/IClearner/ ,作者:IC_learner 前面一直说到综合库/工艺库这些东西,现在就来讲讲讲综合库里面有什么东西,同时也讲讲syno ...
Tcl与Design Compiler （五）——综合库（时序库）和DC的设计对象
本文如果有错,欢迎留言更正:此外,转载请标明出处 http://www.cnblogs.com/IClearner/ ,作者:IC_learner 前面一直说到综合库/工艺库这些东西,现在就来讲讲讲 ...
Vivado IP核生成设置
vivado中design with ip相比于ise感觉还是改进了. 首先我们简单介绍一下vivado中design with ip的设计过程: (1)打开IP Catlog定制自己的IP设计,比如 ...
UVM Systemverilog EDA IP国外学习网站
有些链接可能要设置浏览器代理才能访问!!! SemiWiki - All Things Semiconductor! (半导体届的维基百科,罗列了各EDA,IP等供应商和行业资讯) WWW.TEST ...

Design Ware IP

Design Ware IP

Design Ware IP相关推荐

最新文章

热门文章