镁光SDRAM Verilog模型使用

1、修改sdr_parameters.vh文件扩展名为sdr_parameters.v
2、在sdr文件中将引用的sdr_parameters.vh扩展名修改成.v
3、SDRAM 驱动文件（这个自己写）
4、镁光SDRAM verilog仿真模型不可综合，在testbench里加入就行了
5、一个100M的信号做操作时钟，令一个100M的信号相位偏移180度（由于锁相环生成）做SDRAM的时钟
6、仿真结果

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