计算机中加减运算的实现原理

一，定点数 VS 浮点数
1，定点整数：x (x belong to 整数）;
2，定点小数：0.x ；
3，浮点数：x.y (x != 0);

二，定点数的加/减法运算

定点小数/整数相加，可以直接采用其原码形式对其求和，即 x + y =》 [x]_原 + [y]_原，由于正数的 “原，反，补码相同“，所以 x+y => [x]_补 + [y]_补；
而定点小数/整数相减时，首先需要将定点整数/小数转化为其补码形式， **x - y =》 [x]_补 + [-y]_补**;

负数 x 求补方法有如下几种：
1，x原码符号位不变，数值位取反求得[x]_反，[x]_反末尾加1，即为[x]_补；
2，对[|x|]_原 , 从右侧到左侧，第一个 1 及其右边的 0 全部保留，经过第一个1以后，其左侧各位均取反；
3，通过补码公式进行求解；

1，补码加减法运算

1.1 补码加减法运算规则

补码符号位要一起参与运算；
对于加减法计算结果中，超过 ”模“ 的部分要将其舍弃；
单符号位定点小数的模为 2；单符号位定点整数的模为 2ⁿ⁺¹ ,n为数值有效位；
双符号位定点小数的模为 2² ; 双符号位定点整数的模为 2ⁿ⁺² , n为数值的有效位；

1.2 溢出检测方法
加减法运算结果可能超出机器字长，从而产生溢出。对于补码加减法运算，可以通过2种方式检测计算结果是否发生溢出：
way1：采用双符号位来判断运算结果是否发生溢出（变形补码）
加减法运算中，真值 x , y的补码采用双符号位形式书写，且其双符号位均参与运算：
假设 Sf1 , Sf2 分别表示双符号位的高位和低位，运算结果中，不同Sf1 , Sf2 取值将对应不同的溢出结果：
Sf1 Sf2 result
0 0 没有溢出，结果为正
0 1 结果溢出，结果应为正
1 0 结果溢出，结果应为负
1 1 没有溢出，结果为负
conclusion1: 从上可知，在实际的电路设计中，我们可以通过一个 “异或门” 来判断两个真值的运算结果是否发生溢出：
if Sf1 XOR Sf2 == 1 , 则运算结果发生溢出；
if Sf1 XOR Sf2 == 0 , 则运算结果没有发生溢出；
conclusion2: 可以通过最高符号位Sf1 来判断运算结果的实际符号位，如果Sf1为 1，则实际符号位为负，如果Sf1为 0，则实际符号位为正；
way2：采用单符号位来判断运算结果是否发生溢出
假设Cf，Co分别表示符号位的进位，数值位的进位，则可通过判断 Cf，Co取值来判断运算结果是否发生溢出：
Cf Co result
0 0 没有溢出，结果为正
0 1 上溢，结果应为正
1 0 下溢，结果应为负
1 1 没有溢出，结果为负
**conclusion1：**在实际电路设计中，可以通过一个 ”异或门“ 来判断，运算结果是否发生溢出：
if Cf XOR Co == 1, 则运算结果发生溢出；
if Cf XOR Co == 0, 则运算结果没有发生溢出；
**conclusion2：**运算结果的实际符号位以 Cf 为准，Cf == 1, 结果为负；Cf == 0,结果为正；

1.3 单位二进制位的加法器
type1：半加器：计算结果不考虑进位
1 + 1 = 0；
1 + 0 = 1；
0 + 1 = 1；
0 + 0 = 0；
上述求和公式符合 ”异或“ 运算，因此，半加器可以通过一个 ”异或门“ 来实现；
type2: 全加器：
一个全加器包含 3个inputs, 2个outputs：
3个inputs 分别为：第i位的值 Ai , Bi，以及上一位产生的进位 Ci-1；
2个outputs 分别为：第i位的计算结果 Si，以及第i+1位的进位Ci+1;

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