Vivado工程怎么用VCS仿真

在进行数字电路设计的的时候，我们用Vivado写了一个工程，但是大家都知道Vivado自带的仿真是很拉胯的，信号多了就很慢很不方便，很容易卡死，所以就需要用VCS去进行仿真，有2种方法。
1.首先也是最重要的一步，你需要把Vivado的所有的IP编译成VCS可以识别的库文件，因为你的Vivado工程里面很可能用到了vivado的ip。Tool ->Compile Simulation Libraries;然后你需要选择用什么软件编译，这里选择VCS，language选择verilog，Library和Family你可以自己选择，也可以选择all；接着要选则你要把库放的位置，这个很重要，因为你以后要用到。最后点编译，全部编译时间有点儿长，服务器好的话需要20几分钟。如下图：

2.编译好库之后，选择File ->Export->Export Simulation,选择仿真器VCS，库文件的位置，注意这一个很重要，就是你第一步编译的库的位置，否则是不成功的，然后选择你导出的位置。如果你编译的库不全或者有问题，后面就会报缺少*.sim的错误。如下图：

3.在你选择的位置会出现一个vcs的文件夹，进去找到.sh文件，然后运行编译，运行命令
./name.sh，接着就会出现.fsdb的波形文件。当然可能会报错，进去Debug改正就好。至于编译的时候报错，你去改错的过程就不在这里赘述了。
4.最后用verdi打开刚刚生成的波形就好了,Verdi -ssf name.fsdb ,就可以进去看波形了。
5.需要注意的是编译的时候会报错，你在Debug的时候一定要从前往后看错误，因为没准后面的错误都是由前面引起的，最经典的错误是找不到simv文件和缺少*sim.setup文件，前者是因为编译错误没有生成，后者是因为你选用的库不对。

第二种方法：
1.设置仿真工具为VCS，在vivado工程的左边run simulatio右击，选择simulation设置，找到target simulation设置为VCS，设置仿真需要用到的库，这里complied library和前面第一种方法一样设置，库设置错误了一切白搭；
2.在左侧SIMULATION中，run simulation右击然后点run behavioral simulation开始仿真；
3.在工程下面找到sim/sim1/behave/vcs,在这个目录下分别依次运行以下4个文件，setup.sh,compiler.sh,elaborate.sh,simulate.sh;执行完这4个文件就完成仿真了；注意看是否有错误。
4.如果有生成fsdb波形t文件的命令则会在此文件夹下面生成fsdb文件，用verdi查看波形文件即可，命令参考方法一；

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