AXI总线之AXI FULL总线分析与实现

一、AXI总线简介

AXI是AMBA中一个新的高性能协议。AXI技术丰富了现有的AMBA标准内容，满足超高性能和复杂的片上系统（Soc）设计的需求。AXI特点：单向通道体系结构。信息流只以单方向传输，简化时钟域间的桥接，减少门数量。当信号经过复杂的片上系统时，减少延时。支持多项数据交换。通过并行执行猝发操作，极大提高了数据吞吐能力，可在短时间内完成任务，在满足高性能要求的同时，又减少了功耗。独立的地址和数据通道。地址和数据通道分开，能对每一个通道进行单独优化，可以根据需要控制时序通道，将时钟频率提高到最高，并将延时降到最低。

二、AXI总线中的读写通道

AXI总线共有5个通道分别是read address channel、read data channel、write address channel、write data channel、write response channel。每一个通道都是单方向的。可以将这5个通道划分为读事务和写事务。每一个事务都有地址和控制信息在地址通道中，用来描述被传输数据的性质。每个通道都有VALID和READY握手机制。信息源通过VALID信号指示通道中的数据和控制信息什么时候有效。目的源用READY信号表示什么时候可以接收数据。读数据和写数据通道都包括一个LAST信号，用来指明一个事务传输的最后一个地址。需要注意的是读事务没有读应答通道，而写事务才有写应答通道。写事务操作时，主机可以根据读数据通道返回的数据这一过程，判断出主机对从机的操作有响应。读事务操作时，主机要对从机写地址和写数据，如果没有写应答通道反馈应答信息，主机无法判断出对从机是否操作成功。

读事务结构如下：

写事务结构如下：

三、AXI总线中的握手机制

上面已经讲了AXI总线中的握手信号是VALID和READY信号。当VALID和READY信号同时为高时，握手即为成功，根据双方握手动作的时刻可以分为以下三种情况：

（1）VALID先拉高，然后READY再拉高

（2）READY先拉高，然后VALID再拉高

（3）VALID和READY信号同时拉高

由于通道之间的流程顺序，它们的握手信号也存在这一定的顺序性，读写事务传输过程中声明了握手信号的顺序，在了解这两个信号顺序之前，先知道以下两个标志的意义：

单箭头：被指向的信号可在箭头起始端的信号有效前或后变为有效状态

双箭头：被指向的信号可在箭头起始端的信号有效后变为有效状态

上图可以看到，ARVALID和ARREADY信号并没有指定信号变化顺序，而RVALID信号需要在ARVALID和ARREADY信号有效后才能变为有效状态，RVALID和RREADY信号也没有指定信号变化顺序。读数据操作要在读地址操作之后才能执行，读数据通道和读地址通道没有先后顺序。

写事务过程分两部分，一个是写信息，另一个是写应答。写应答信号有效前，必须要求写地址通道和写数据通道完成握手，并且写数据通道的握手是在WLAST信号有效下的握手。而写地址通道的信号和写数据通道的信号之间没有先后顺序。

三、AXI总线中AXI-FULL的应用示例

在ZYNQ芯片中，通常使用AXI4总线实现PS与PL之间的数据交互。我们可以利用AXI总线在PL端快速存取DDR中的数据，而PS端可以用DMA的方式存取DDR中的数据，这种方式存取速度块，不占用CUP运行时间。从DMA控制器与外设的数据流向图可以看到，DMA可以对DDR存储器进行读写，对PL的存储器进行读写，对片上RAM进行读写。本次只用到对DDR的读写控制。从PL与DDR控制器的数据流向图可以看到，PL端通过AXI HP接口可以存取DDR中的数据。AXI HP接口采用AXI4总线的方式，可在PL端构造AXI4总线对DDR进行存取操作。

XILINX公司提供了AXI总线的解决方案，用户可以根据自身需求调用自定义IP来创建AXI4 IP。本文在官方提供的AXI4 IP基础上，根据自身需求修改了各个通道实现过程的代码使得该IP更具灵活性。创建自定义AXI4 IP过程如下图所示（部分次要步骤省略，只示出关键步骤图片）。

修改M00_AXI模块代码，让读地址通道、读数据通道、写地址通道和写数据通道都采用一段式状态机的方式实现（可借鉴官方提供的读写代码进行修改），而写应答通道采用简单的always语句块的方式实现。修改后的axi full ip如下图所示。图中start_write_DDR_flag和start_read_DDR_flag分别是开始写DDR和开始读DDR的触发标志信号，stop_write_DDR_flag和stop_read_DDR_flag分别是写完DDR和读完DDR的标志信号，WR_LEN和RD_LEN分别是写DDR的长度和读DDR的长度。

Axi full ip建好后，可以搭建一个回环工程来验证该IP的正确性。回环工程整个数据流走向：ARM产生原始数据->ARM的数据通过DMA搬运到DDR->axi full ip读取DDR中的数据->将数据写到RAM->读取RAM中的数据-> axi full ip把数据写到DDR中->通过DMA搬运将DDR中的数据送到ARM->利用串口打印出来。

整个工程的原理框图如下所示，其中1处是用来给WR_LEN和RD_LEN确定读写长度，2处用来产生start_write_DDR_flag和start_read_DDR_flag信号，3处是将stop_write_DDR_flag和stop_read_DDR_flag作为硬中断信号给ARM使用。

SDK软件部分主函数如下图所示。

四、板级测试结果

读地址通道和读数据通道时序图如下：

写地址通道、写数据通道和写应答通道时序图如下：

串口打印出来的数据

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