set_clock_groups有三个选项：-asynchronous，-logically_exclusive，-physically_exclusive，在使用时必须选择其中一个。

1、-asynchronous

异步时钟不需要做 timing check ，示例如图1，如果 C1 和 C2 这两个 clock 是异步的，那么一般是不需要 check 这条 path 的，此时就可以用如下命令来告诉工具：

set_clock_group -asynchronous  -group C1 -group C2

图1

2、logical exclusive

逻辑互斥，如果一个电路中有两个 clock，彼此间不存在timing check，例如，有一个选择信号控制的两个 clock，如图2，这样的两个 clock 是应该声明成 logical exclusive 的，命令如下：

create_clock -period 10 -name C1 -waveform {0 5} [get_ports C1]
create_clock -period 12 -name C2 -waveform {0 6} [get_ports C2]
set_clock_groups -logically_exclusive -group C1 -group C2

图2

这种情况出现除了使用set_clock_groups还可以使用set_false_path。

set_false_path-from [get_clocks C1] -to [get_clocks C2]
set_false_path-from [get_clocks C2] -to [get_clocks C1]

3、physical exclusive

物理层面的互斥，比如定义在同一个port/pin上的不同clock，如图3。此时C1 clock（F3）和C2 clock （F4）之间存在timing check，但是F1->F2之间的timing check，因为clock path经过MUX的选择，所以只能是C1->C1或C2->C2，不可能存在C1->C2或C2->C1，此时需要在MUX后定义两个generate clock，然后使用set_clock_groups -physically_exclusive对两个generate clock设置物理层面的互斥。

create_clock -period 10 -name C1 -waveform {0 5  } [get_ports C1]
create_clock -period 20 -name C2 -waveform {0 12} [get_ports C2]
create_generated_clock -name GC1 -divide_by 1 \-source [get_pins mux1/A] [get_pins mux1/Z] -combinational
create_generated_clock -name GC2 -divide_by 1 \-source [get_pins mux1/B] [get_pins mux1/Z] -combinational -add
set_clock_groups -physically_exclusive -group GC1 -group GC2

图3

4、SI分析

在做SI分析时-physical exclusive不分析group之间的串扰，-logical exclusive只分析timing window重叠部分的crosstalk，-asynchronous认为timing window无限大（infinite window：timing window完全交错，任意时刻都要做SI分析），此时的SI影响比较大。这部分可以参考PT的user guide。

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静态时序分析—set_clock_groups

1、-asynchronous

2、logical exclusive

3、physical exclusive

4、SI分析

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