Systemverilog学习总结和知识汇总（持续更新，有借鉴其他优秀大佬的输出，加之总结，引用会有标注。）

来自小白的学习和总结，肯定会有许多不正确的地方，若有幸被各位前辈大佬看到，内容错漏请指出，谢谢。

第一章数据类型和数组

sv引进了一些新的数据类型：

（1）双状态数据类型：即0、1，属于软件世界，常用在验证过程中，因为其状态更少，有更低的内存消耗。可以仿真和综合，但是与实际的电路会有出入，更严重的是综合出来的电路有失真的可能；比如竞争，亚稳态，没有驱动等这些电路是没办法进行表征。这将导致电路的一些意外没有办法发现。RTL中，使用4值逻辑数据。

（2）队列、动态和关联数组：减少内存消耗，自带搜索和分类功能。

（3）类和结构：支持抽象数据结构。

（4）联合和合并结构：允许对同一数据有多种视图。

（5）字符串：支持内建的字符序列。

（6）枚举类型：方便代码编写，增加可读性【1】。

以上数据类型，会在后面具体分类中，详细介绍。上述内容有时可做笔试选择题中出现，提问sv相对v引入的新型数据类型，可稍作留意。

下面正式开始记录sv中的数据类型。

1.1 内建数据类型

v主要有两种基本的数据类型，变量和线网（net），各自可取四种状态：0、1、Z、X。

（1）Z为高阻态：High impedance，在

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