数字逻辑设计5000分频器

数字逻辑实验经常会用到分频的功能，接下来我们将设计一个5000分频器。

下面代码由两个进程process组成。第一个process定义一个0~4999的变量，当有clk脉冲的时候，判断如果该变量等于4999，就令temp为0，否则temp加1。

第二个进程参数为clk和变量temp,当有clk脉冲时，判断，如果temp比2500小，那么输出clkout为1，否则为0。由此，输出的clkout即是我们分频的结果，可以拿去使用。

library ieee;use ieee.std_logic_1164.all;entity divider isport(clk:in std_logic;clkout:out std_logic);end divider;architecture art of divider issignal temp:integer range 0 to 4999;beginprocess(clk)beginif (clk'event and clk='1')thenif(temp=4999)thentemp<=0;elsetemp<=temp+1;end if;end if;end process;process(clk,temp)beginif(clk'event and clk='1')thenif(temp<2500) thenclkout<='1';elseclkout<='0';end if;end if;end process;end art;

数字逻辑设计5000分频器相关推荐

【数字逻辑设计】核心知识归纳总结
数字逻辑设计概述二进制组合逻辑设计时序逻辑设计 SR锁存器 D锁存器 D触发器四位寄存器带使能端的触发器带复位功能的触发器非稳态电路同步电路与异步电路有限状态机时序逻辑的时序并 ...
【数字逻辑设计】Logisim构建多路选择器
多路选择器在数字逻辑设计中用途广泛,其逻辑表达式是: f = s ′ x 1 + s x 2 f = s'x1 + sx2 f=
数字逻辑计算机组成,数字逻辑设计与计算机组成pdf
数字逻辑设计与计算机组成内容简介本书从简单的数字逻辑电路设计基础开始,由浅入深,讲解组合逻辑和时序逻辑电路的设计技术.计算机组成的基本原理和计算机体系结构的相关概念,后深入探讨了现代计算机系统如何 ...
数字逻辑设计大程——以撒的结合（Verilog语言）
前言在大二学习数字逻辑设计课程(即计算机组成课程的前引课)时,期末大程题目我和同组的github成员lwaekfjlk 决定写一款基于Verilog语言的游戏.原型是我们两人都非常喜爱的一款游戏-- ...
数字逻辑学习总结-MOOC数字逻辑设计
目录 ·指令周期一.数字逻辑基础 1.十进制与原码.反码.补码之间的转换 2.移位 3.操作符按位与运算按位或运算按位异或运算另外: x|=y; x&=~y 二.逻辑门和逻辑代数 1 ...
【数字逻辑设计】毛刺
一个输入信号的改变可能导致多个输出信号的改变,这被称为毛刺或冒险. 多个输入上的同时变化也会导致毛刺,这些毛刺不能够通过增加硬件来避免,因为大多数系统都会有多个输入上的同时(或几乎同时)变化,所以毛刺 ...
《数字逻辑设计与计算机组成》一第2章 2.1　简介
第2章 Digital Logic Design and Computer Organization with Computer Architecture for Security 组合电路:小型设计 ...
《数字逻辑设计与计算机组成》一第3章 3.1　简介
第3章 Digital Logic Design and Computer Organization with Computer Architecture for Security 组合电路:大型设计 ...
数字集成电路设计（四、Verilog HDL数字逻辑设计方法）（一）
文章目录 1.Verilog语言的设计思想和可综合特性 2. 组合电路的设计 2.1 数字加法器 2.2 数据比较器 2.3 数据选择器 2.4 数字编码器 2.4.1 3位二进制8线-3线编码器 2 ...

数字逻辑设计5000分频器

数字逻辑设计5000分频器相关推荐

最新文章

热门文章

数字逻辑 设计5000分频器

数字逻辑 设计5000分频器相关推荐

最新文章

热门文章

数字逻辑设计5000分频器

数字逻辑设计5000分频器相关推荐