VIVADO2018与SYNPLIFY联合使用

VIVADO2018与SYNPLIFY联合使用

1、synplify生成网表文件.edf
①新建工程，设置所选的FPGA型号。
②添加源文件，可以源文件，也可以是包括很多源文件的文件列表（.v/.sv）。
③根据需要添加约束文件.fdc。
④点击RUN生成网表文件**.edf。

2、vivado生成.bit文件。
①创建工程。
方法：打开vivado，创建工程→Next→设置工程存放目录及工程名→选择工程类型Post-synthesis Project→Next→Next→设置所选的FPGA型号→Next→finish。

②添加synplify生成的.edf文件。
方法：右键Design Sources→Add source→选择用synplify生成的.edf文件（存放在工程下rev1文件夹中）。
下图为添加.edf后的状态

③添加管脚约束文件。
右键Constraints→Add source，为时钟、信号分配管脚。
④生成.bit下载文件。
点击Generate Bitstream。

需要说明的是，创建工程时的过程类型选择
①RTL project，利用vivado对源代码进行综合，然后生成下载文件
②Post-synthesis project，添加第三方综合工具生成的网表文件，此处使用的第三方综合工具为synplify，然后生成下载文件。
下图分别为①②两种方式建立工程后的Flow navigator界面，区别：图①中会有RTL源代码的编译分析、SYNTHESIS综合等，而图②中添加网表文件后是对网表文件的分析。

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