大家好，好久不见。这段时间一直在搞课题，所以没有更新。刚刚结束毕设开题，之前的研电赛也有了结果。开题和研电赛都拿了不错的成绩，我还是比较满意的（笑）。十一假期刚过，今天是周一，打起精神向新目标迈进吧~
这次我想学的是FPGA，准备做一下课题的工程验证（通信方向），也打算学习一些其他方向的内容。我将会持续更新笔记，一方面是为了巩固学习成果，另一方面也是为了督促自己。话不多说，我们开始吧~

一、学前准备

开发板：Altera Intel AC620

软件：Quartus 18.0

开发板是在淘宝小梅哥店铺买的，很多人应该都见过的，软件是通过其他途径安装的。

二、新建工程

先创建一个项目文件夹，之后在其中创建几个子文件夹，如下图所示

doc: 设计相关文档存放目录
img: 设计相关图片存放目录
rtl: verilog可综合代码
prj: 工程文件存放目录其中ip文件夹存放quartus中生成的ip核文件
testbench: 对应的testbench存放目录

开始在Quartus中创建新的Project

1.创建工程。左上角File——New

2.路径选择。选择pri文件夹，输入Project名称

3.工程类型选择。选择空工程就可以，模板工程用的很少，用于开发新器件，比如mux10就会用到一些工程模板。

4.添加文件。如果之前有写好的设计文件，可以添加进来，我们现在没有。

5.相关设置。器件选择：AC620开发板对应的是Cyclone IV E FPGA；引脚数量：256；速度等级：8；选择EP4CE10F17C8

Name指的是器件型号，区别在于CE后面的数字，这里的10表示的是10K大小的逻辑单元；Core Voltage是内核电压；LEs是逻辑单元；Total I/Os是可使用的管脚总数，GPIOs也是这个意思；Memory Bits是存储器容量；Embedded multiplier 9-bit elements是嵌入式硬件乘法器单元数量；PLLs是锁相环；Global Clocks是全局时钟。

6.仿真工具和语言选择。

7.点击Next——Finish。

创建Verilog HDL 文件

1.File——New

2.保存文件。File——Save As 保存在rtl文件夹中。

三、二选一多路选择器设计

原理

二选一多路选择器很简单，两个输入、一个输出，由电平来选择哪个输入作为输出。

代码

编译

0 errors. 顺利运行，无错误。

查看编译报告

逻辑单元使用1个，寄存器0个，引脚4个（a,b,sel,out），虚拟引脚、存储器、乘法器和锁相环都是0个。

波形验证
1.File——New。

2.添加引脚。

3.设置激励（0/1）。

将a、b、sel设置为1

4.设置时钟。

a——10ns，b——20ns，sel——40ns

5.开始仿真。

出错：没安装ModelSim

所以想要进行验证，必须要安装ModelSim，在下一篇笔记里我会详细说明ModelSim的安装方法，之后再继续完成波形仿真。

结语

如果您对我的文章很感兴趣，可以关注我~您的关注是我更新的动力，谢谢！

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一、学前准备

二、新建工程

三、二选一多路选择器设计

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