Verilog中generate用法总结

1、generate-for
2、generate-if
3、generate-case

生成语句可以动态的生成verilog代码，当对矢量中的多个位进行重复操作时，或者当进行多个模块的实例引用的重复操作时，或者根据参数的定义来确定程序中是否应该包含某段Verilog代码的时候，使用生成语句能大大简化程序的编写过程。

生成语句生成的实例范围，关键字generate-endgenerate用来指定该范围。生成实例可以是以下的一个或多个类型：
（1）模块；
（2）用户定义原语；
（3）门级语句；
（4）连续赋值语句；
（5）initial和always块。
generate语句有generate-for，generate-if，generate-case三种语句。

generate-for：用来构造循环结构，用来多次实例化某个模块。
generate-if：构造条件generate结构，用来在多个块之间最多选择一个代码块
generate-case：构造条件generate结构，用来在多个块之间最多选择一个代码块

1、generate-for

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