数字心电图仪综合系统设计与实现verilog

求以FPGA为控制核心，完成模拟端的设计，实现一个数字心电图仪综合设计系统。主要包括传感器驱动、电压放大、滤波器、模数转换、数字处理显示模块。系统构成如下图所示。

该设计包括工程代码和报告：

`timescale 1ns / 1ps

module ecg_top(
input wire s1,s4,
input wire mclk,
input wire clr,
input vauxp2,
input vauxn2,
output wire hsync,vsync,
output wire[3:0] red,green,
output wire[3:0] blue,
output wire [7:0]show,//0~6位为数字，第7位为小数点
output wire [7:0]bit_num//数码管选择
);
wire wea;
wire[9:0] data_show,addra,addrb,doutb;
wire [33:0]data_out;
vga_stripes_top u1(
.mclk(mclk),
.clr(clr),
.hsy

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