目录

  • 一、VGA 简介
  • 二、实验内容
    • 2.1 Quartus 新建工程
    • 2.2 新建 Verilog 文件
    • 2.3 配置管脚
    • 2.4 DE2-115 开发板连接
    • 2.5 烧录程序
  • 三、总结
  • 四、参考资料

本文内容：练习基于 VGA 的图像显示，了解 VGA 协议，通过 Verilog 编程实现 VGA 端口生成彩条图案，FPGA 开发板为 DE2-115。

一、VGA 简介

  • VGA 的全称是 Video Graphics Array，即视频图形阵列，是一个使用模拟信号进行视频传输的标准。
  • 早期的 CRT 显示器由于设计制造上的原因，只能接收模拟信号输入，因此计算机内部的显卡负责进行数模转换，而 VGA 接口就是显卡上输出模拟信号的接口。
  • 如今液晶显示器虽然可以直接接收数字信号，但是为了兼容显卡上的 VGA 接口，也大都支持 VGA 标准。
  • VGA 接口样式如下图：
  • VGA 接口定义及各引脚功能说明如图 18.1.2 所示，我们一般只用到其中的1（RED）、2（GREEN）、3（BLUE）、13（HSYNC）、14(VSYNC)信号。
  • 引脚 1、2、3 分别输出红、绿、蓝三原色模拟信号，电压变化范围为 0~0.714V，0V 代表无色，0.714V 代表满色；引脚 13、14 输出 TTL 电平标准的行/场同步信号。
  • 在VGA视频传输标准中，视频图像被分解为红、绿、蓝三原色信号，经过数模转换之后，在行同步（HSYNC）和场同步（VSYNC）信号的同步下分别在三个独立通道传输。VGA在传输过程中的同步时序分为行时序和场时序。
  • 从上面两幅图中我们可以看到 VGA 传输过程中的行同步时序和场同步时序非常类似，一行或一场（又称一帧）数据都分为四个部分：低电平同步脉冲、显示后沿、有效数据段以及显示前沿。
  • 行同步信号 HSYNC 在一个行扫描周期中完成一行图像的显示，其中在 a 段维持一段时间的低电平用于数据同步，其余时间拉高；在有效数据期间（c 段），红绿蓝三原色数据通道上输出一行图像信号，其余时间数据无效。
  • 与之类似，场同步信号在在一个场扫描周期中完成一帧图像的显示，不同的是行扫描周期的基本单位是像素点时钟，即完成一个像素点显示所需要的时间；而场扫描周期的基本单位是完成一行图像显示所需要的时间。
  • 早期的 VGA 特指分辨率为 640X480 的显示模式，后来根据分辨率的不同，VGA 又分为 VGA（640x480）、SVGA（800x600）、XGA（1024x768）、SXGA（1280x1024）等。不同分辨率的 VGA 显示时序是类似的，仅存在参数上的差异。
  • 需要注意的是，即便分辨率相同，刷新速率（每秒钟图像更新次数）不一样时，对应的 VGA 像素时钟及时序参数也存在差异。例如，显示模式 “ 640480@75 ” 刷新速率为 75hz，与相同分辨率下刷新速率为 60hz 的 “ 640480@60 ” 模式相比，像素时钟更快，其他时序参数也不尽相同。

二、实验内容

2.1 Quartus 新建工程

  • 点击【File】→【New Project Wizard…】。
  • 选择工程保存路径，并填写工程名，然后点击【Next >】。
  • 【Family】选择Cyclone IV E，芯片选择EP4CE115F29C7，然后点击【Next >】。
  • 连续点击两次【Next >】，最后点击【Finish】即可。

2.2 新建 Verilog 文件

  • 点击【File】→【New…】。
  • 选择【Verilog HDL File】，然后点击【OK】。
  • 复制粘贴如下代码，该代码是采用的点阵显示，272×32的点阵：
module VGA_test(
OSC_50,     //原CLK2_50时钟信号
VGA_CLK,    //VGA自时钟
VGA_HS,     //行同步信号
VGA_VS,     //场同步信号
VGA_BLANK,  //复合空白信号控制信号  当BLANK为低电平时模拟视频输出消隐电平，此时从R9~R0,G9~G0,B9~B0输入的所有数据被忽略
VGA_SYNC,   //符合同步控制信号      行时序和场时序都要产生同步脉冲
VGA_R,      //VGA绿色
VGA_B,      //VGA蓝色
VGA_G);     //VGA绿色input OSC_50;     //外部时钟信号CLK2_50output VGA_CLK,VGA_HS,VGA_VS,VGA_BLANK,VGA_SYNC;output [7:0] VGA_R,VGA_B,VGA_G;parameter H_FRONT = 16;     //行同步前沿信号周期长parameter H_SYNC = 96;      //行同步信号周期长parameter H_BACK = 48;      //行同步后沿信号周期长parameter H_ACT = 640;      //行显示周期长parameter H_BLANK = H_FRONT+H_SYNC+H_BACK;        //行空白信号总周期长parameter H_TOTAL = H_FRONT+H_SYNC+H_BACK+H_ACT;  //行总周期长耗时parameter V_FRONT = 11;     //场同步前沿信号周期长parameter V_SYNC = 2;       //场同步信号周期长parameter V_BACK = 31;      //场同步后沿信号周期长parameter V_ACT = 480;      //场显示周期长parameter V_BLANK = V_FRONT+V_SYNC+V_BACK;        //场空白信号总周期长parameter V_TOTAL = V_FRONT+V_SYNC+V_BACK+V_ACT;  //场总周期长耗时reg [10:0] H_Cont;        //行周期计数器reg [10:0] V_Cont;        //场周期计数器wire [7:0] VGA_R;         //VGA红色控制线wire [7:0] VGA_G;         //VGA绿色控制线wire [7:0] VGA_B;         //VGA蓝色控制线reg VGA_HS;reg VGA_VS;reg [10:0] X;             //当前行第几个像素点reg [10:0] Y;             //当前场第几行reg CLK_25;always@(posedge OSC_50)begin CLK_25=~CLK_25;         //时钟end assign VGA_SYNC = 1'b0;   //同步信号低电平assign VGA_BLANK = ~((H_Cont<H_BLANK)||(V_Cont<V_BLANK));  //当行计数器小于行空白总长或场计数器小于场空白总长时，空白信号低电平assign VGA_CLK = ~CLK_to_DAC;  //VGA时钟等于CLK_25取反assign CLK_to_DAC = CLK_25;always@(posedge CLK_to_DAC)beginif(H_Cont<H_TOTAL)           //如果行计数器小于行总时长H_Cont<=H_Cont+1'b1;      //行计数器+1else H_Cont<=0;              //否则行计数器清零if(H_Cont==H_FRONT-1)        //如果行计数器等于行前沿空白时间-1VGA_HS<=1'b0;             //行同步信号置0if(H_Cont==H_FRONT+H_SYNC-1) //如果行计数器等于行前沿+行同步-1VGA_HS<=1'b1;             //行同步信号置1if(H_Cont>=H_BLANK)          //如果行计数器大于等于行空白总时长X<=H_Cont-H_BLANK;        //X等于行计数器-行空白总时长   （X为当前行第几个像素点）else X<=0;                   //否则X为0endalways@(posedge VGA_HS)beginif(V_Cont<V_TOTAL)           //如果场计数器小于行总时长V_Cont<=V_Cont+1'b1;      //场计数器+1else V_Cont<=0;              //否则场计数器清零if(V_Cont==V_FRONT-1)       //如果场计数器等于场前沿空白时间-1VGA_VS<=1'b0;             //场同步信号置0if(V_Cont==V_FRONT+V_SYNC-1) //如果场计数器等于行前沿+场同步-1VGA_VS<=1'b1;             //场同步信号置1if(V_Cont>=V_BLANK)          //如果场计数器大于等于场空白总时长Y<=V_Cont-V_BLANK;        //Y等于场计数器-场空白总时长    （Y为当前场第几行）  else Y<=0;                   //否则Y为0endreg valid_yr;always@(posedge CLK_to_DAC)if(V_Cont == 10'd32)         //场计数器=32时valid_yr<=1'b1;           //行输入激活else if(V_Cont==10'd512)     //场计数器=512时valid_yr<=1'b0;           //行输入冻结wire valid_y=valid_yr;       //连线   reg valid_r;            always@(posedge CLK_to_DAC)   if((H_Cont == 10'd32)&&valid_y)     //行计数器=32时valid_r<=1'b1;                   //像素输入激活else if((H_Cont==10'd512)&&valid_y) //行计数器=512时 valid_r<=1'b0;                   //像素输入冻结wire valid = valid_r;               //连线wire[10:0] x_dis;     //像素显示控制信号wire[10:0] y_dis;     //行显示控制信号assign x_dis=X;       //连线Xassign y_dis=Y;       //连线Yparameter  //点阵字模：每一行char_lineXX是显示的一行，共272列char_line00=272'hFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF,  //第1行char_line01=272'h00000000000000000000000000000000000000000000000000000000000000000000,  //第2行char_line02=272'h00400C0000000000000000000000000000C008000000000000000000000000000000,  //第3行char_line03=272'h00700E0000000180000000000000000000E00C0000000000000000800180000000C0,  //第4行char_line04=272'h00600C00000003C0000000000000000000C01C0000000000000000FFFF80000001E0,  //第5行char_line05=272'h00600C3003FFFC000000000000000080008018000000000000800080018003FFFE00,  //第6行char_line06=272'h1FFFFFF8000180007FFE7FF003C80380008018007C1F03C803800080018000000000,  //第7行char_line07=272'h00600C0000018000180E18180E3803800104301018040E3803800080018000000000,  //第8行char_line08=272'h00600C00000180001802180C080803800FFE30381804080803800080018000000000,  //第9行char_line09=272'h00600C000001800018031806180802800C0C7FF818041808028000FFFF8000000000,  //第10行char_line0a=272'h007FFC000001800018011806300406C00C0C60300C08300406C00080018000000000,  //第11行char_line0b=272'h00600C000001800018001806300404C00C0CC0300C08300404C00080018000000018,  //第12行char_line0c=272'h00600C000001801018081806200004C00C0C80300C08200004C0008001800000003C,  //第13行char_line0d=272'h007FFC000001803818081806600004C00C0D00300C08600004C0008001803FFFFFFE,  //第14行char_line0e=272'h00600C003FFFFFFC1818180C60000C600C0D4030061060000C6000FFFF8000018000,  //第15行char_line0f=272'h00600C10000180001FF81818600008600C0E20300610600008600080010000018000,  //第16行char_line10=272'h00600C380001800018181FF0600008600C0C10300610600008600008200000418000,  //第17行char_line11=272'h3FFFFFFC0001800018081800600008600FFC1830073060000860000C382000718800,  //第18行char_line12=272'h003208000001800018081800603F1FF00C0C18300320603F1FF0080C307000E18600,  //第19行char_line13=272'h00618C000001800018001800600C10300C0C0C300320600C10300C0C307000C18300,  //第20行char_line14=272'h00C106000001800018001800600C10300C0C08300320600C1030060C30C001818180,  //第21行char_line15=272'h018101C00001800018001800300C10300C0C003001C0300C1030030C30C0038180C0,  //第22行char_line16=272'h030104FC0001800018001800300C30300C0C003001C0300C3030038C318003018060,  //第23行char_line17=272'h0C010E380001800018001800180C20180C0C003001C0180C2018018C330006018070,  //第24行char_line18=272'h187FF0000001800018001800180C20180C0C003001C0180C2018018C36000C018038,  //第25行char_line19=272'h6001000000018000180018000C1060180C0C003000800C106018008C380018018038,  //第26行char_line1a=272'h00010000000180007E007E0003E0F83E0C0C0030008003E0F83E000C301010018010,  //第27行char_line1b=272'h00010000003F800000000000000000000FFC0C60000000000000000C303820738000,  //第28行char_line1c=272'h00010060000F800000000000000000000C0C03E00000000000001FFFFFFC001F8000,  //第29行char_line1d=272'h1FFFFFF00007000000000000000000000C0801C00000000000000000000000070000,  //第30行char_line1e=272'h00000000000000000000000000000000000000800000000000000000000000020000,  //第31行char_line1f=272'h00000000000000000000000000000000000000000000000000000000000000000000;  //第32行reg[8:0] char_bit;always@(posedge CLK_to_DAC)if(X==10'd144)char_bit<=9'd272;   //当显示到144像素时准备开始输出图像数据else if(X>10'd144&&X<10'd416)     //左边距屏幕144像素到416像素时    416=144+272（图像宽度）char_bit<=char_bit-1'b1;       //倒着输出图像信息 reg[29:0] vga_rgb;                //定义颜色缓存always@(posedge CLK_to_DAC) if(X>10'd144&&X<10'd416)    //X控制图像的横向显示边界：左边距屏幕左边144像素  右边界距屏幕左边界416像素begin case(Y)            //Y控制图像的纵向显示边界：从距离屏幕顶部160像素开始显示第一行数据10'd160:if(char_line00[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;  //如果该行有数据 则颜色为红色else vga_rgb<=30'b0000000000_0000000000_0000000000;                      //否则为黑色10'd162:if(char_line01[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000;10'd163:if(char_line02[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000;10'd164:if(char_line03[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000;10'd165:if(char_line04[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000; 10'd166:if(char_line05[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000;10'd167:if(char_line06[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000; 10'd168:if(char_line07[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000;10'd169:if(char_line08[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000; 10'd170:if(char_line09[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000;10'd171:if(char_line0a[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000;10'd172:if(char_line0b[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000;10'd173:if(char_line0c[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000;10'd174:if(char_line0d[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000;10'd175:if(char_line0e[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000;10'd176:if(char_line0f[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000;10'd177:if(char_line10[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000;10'd178:if(char_line11[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000;10'd179:if(char_line12[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000;10'd180:if(char_line13[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000;10'd181:if(char_line14[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000;10'd182:if(char_line15[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000;10'd183:if(char_line16[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000;10'd184:if(char_line17[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000;10'd185:if(char_line18[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000;10'd186:if(char_line19[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000;10'd187:if(char_line1a[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000;10'd188:if(char_line1b[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000;10'd189:if(char_line1c[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000;10'd190:if(char_line1d[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000;10'd191:if(char_line1e[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000;10'd192:if(char_line1f[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;else vga_rgb<=30'b0000000000_0000000000_0000000000;default:vga_rgb<=30'h0000000000;   //默认颜色黑色endcase endelse vga_rgb<=30'h000000000;             //否则黑色assign VGA_R=vga_rgb[23:16];assign VGA_G=vga_rgb[15:8];assign VGA_B=vga_rgb[7:0];
endmodule
  • 点击保存按钮，更改文件名为：VGA_test.v
  • 设置该文件置顶：【Project】→【Set as Top-Level Entity】。
  • 编译文件。
  • 编译无错即可，警告不用管。

2.3 配置管脚

  • 点击快捷按钮：Pin Planner
  • 按照如下表所示配置管脚：
Signal Name FPGA Pin No. Description I/O Standard
OSC_50 PIN_AG14 50 MHz clock input 3.3 V
VGA_B[7] PIN_D12 VGA Blue[7] 3.3 V
VGA_B[6] PIN_D11 VGA Blue[6] 3.3 V
VGA_B[5] PIN_C12 VGA Blue[5] 3.3 V
VGA_B[4] PIN_A11 VGA Blue[4] 3.3 V
VGA_B[3] PIN_B11 VGA Blue[3] 3.3 V
VGA_B[2] PIN_C11 VGA Blue[2] 3.3 V
VGA_B[1] PIN_A10 VGA Blue[1] 3.3 V
VGA_B[0] PIN_B10 VGA Blue[0] 3.3 V
VGA_BLANK PIN_F11 VGA BLANK 3.3 V
VGA_CLK PIN_A12 VGA Clock 3.3 V
VGA_G[7] PIN_C9 VGA Green[7] 3.3 V
VGA_G[6] PIN_F10 VGA Green[6] 3.3 V
VGA_G[5] PIN_B8 VGA Green[5] 3.3 V
VGA_G[4] PIN_C8 VGA Green[4] 3.3 V
VGA_G[3] PIN_H12 VGA Green[3] 3.3 V
VGA_G[2] PIN_F8 VGA Green[2] 3.3 V
VGA_G[1] PIN_G11 VGA Green[1] 3.3 V
VGA_G[0] PIN_G8 VGA Green[0] 3.3 V
VGA_HS PIN_G13 VGA H_SYNC 3.3 V
VGA_R[7] PIN_H10 VGA Red[7] 3.3 V
VGA_R[6] PIN_H8 VGA Red[6] 3.3 V
VGA_R[5] PIN_J12 VGA Red[5] 3.3 V
VGA_R[4] PIN_G10 VGA Red[4] 3.3 V
VGA_R[3] PIN_F12 VGA Red[3] 3.3 V
VGA_R[2] PIN_D10 VGA Red[2] 3.3 V
VGA_R[1] PIN_E11 VGA Red[1] 3.3 V
VGA_R[0] PIN_E12 VGA Red[0] 3.3 V
VGA_SYNC PIN_C10 VGA SYNC 3.3 V
VGA_VS PIN_C13 VGA V_SYNC 3.3 V
  • 配置结果如下图：
  • 配置完成后，关闭该窗口即可。

2.4 DE2-115 开发板连接

  • 如下图所示（不同的开发板，可能接口的位置不同）：
  • 显示器显示开发板的默认界面。
  • 如果电脑上没有配置 USB-Blaster 驱动，请参考博客：https://blog.csdn.net/ssj925319/article/details/115333028

2.5 烧录程序

  • 点击【Programmer】快捷键。
  • 出现如下图界面，点击【Hardware Setup…】。
  • 选择 USB-Blaster [USB-0]，再点击【Close】。
  • 点击【Add File…】添加文件。
  • 在 output_files 下找到 .sof 文件，并打开它。
  • 点击【Start】开始下载到开发板上。
  • 显示器显示如下，不过遇到了一个问题，第一次下载程序后，显示器显示没有信号，当我关闭 Quartus 和开发板后，重新打开 Quartus 再重新打开工程，再编译一次，重新下载程序后，就成功了，挺奇怪的。

三、总结

  • 由于本次实验采用的是 Verilog 语言编程，如果有对 Verilog 语言、数字电路基础不太熟悉的人，那么就不太理解程序了。
  • 对于每一种 FPGA 开发板来说，尽管管脚不一样，但是只要了解了管脚的作用及其对应名称就可以使用了，这一点基于对 FPGA 开发板的构成有一定基础才行。

四、参考资料

[1] DE2-115所有引脚分配表-百度文档
[2] 基于FPGA的VGA显示，简单的历程和注释（DE2-115）
[3] 【整理】DE2-115引脚列表 word版

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