veriog中的latch问题

latch:锁存器
1、在组合逻辑电路中,if-else条件分支语句缺少else语句解决方法：补全else
2、在组合逻辑电路中,case条件分支语句条件未完全列举且缺少default语句解决方法：补全分支语句和default
3、在组合逻辑电路中,原信号赋值或判断：如果一个信号的赋值源头有其信号本身，或者判断条件中有其信号本身的逻辑。解决方法：如果不要求立刻输出，可以将信号进行一个时钟周期的延时再进行相关逻辑的组合。
4、在组合逻辑电路中,敏感信号列表不完整：如果组合逻辑中 always@() 块内敏感列表没有列全，该触发的时候没有触发，那么相关寄存器还是会保存之前的输出结果，因而会生成latch。解决方法：把敏感信号补全或者直接用 always@(*) 即可消除 latch。
小结：实际上，在时序逻辑中，由于触发器具有锁存数据的功能，所以不会生成锁存器，锁存器只会在组合逻辑电路中产生。

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