SV 接口(interface)

什么是接口

•   接口可以用作设计，也可以用作验证。
•   在验证环境中, 接口可以使得连接变得简洁而不易出错。
•   interface和module的使用性质很像。它可以定义端口，也可以定义双相信号；它可是使用initial和always,也可以定义function和task。
•   interface可以在硬件环境和软件环境中传递，例如作为module 的端口列表，也可以作为软件方法的形式参数。
•   初学者可以将interface看做—个"插排"，而DUT与TB之间的数据驱动关系都可以使用interface这个插排来完成。

如果要测试Aribiter,现有的不采用接口的方法如下：

如果使用接口，会使测试与DUT的关系变得简单起来：

interface arb_if(inpuut bit clk);logic [1:0] grant, request;logic rst;
endinterface        //定义接口module arb(arb_if arbif);...always@(posedge arbif.clk or posedge arbif.rst)beginif(arbif.rst)arbif.grant<=2'b00;elsearbif.grant<=next_grant;...end
endmodule          //定义arbitermodule test(arb_if arbif);...initial begin@(posedge arbif.clk)arbif.request<=2'b01;$display("@%0t: drove req =01",$time);repest(2) @(posedge arbif.clk)if(arbif.grant!=2'b01)$display("@%0t: grant !=2'b01",$time);$finish;end
endmodule:test     //定义test module top;bit clk;always #5 clk=~clk;arb_if arbif(clk);//实例化interfacearb a1 (arbif);  //实例化arbitertest t1(arbif); //实例化test
endmodule:top      //定义顶层模块

接口优势

• 将有关信号封装在同一个接口中，对于设计和验证环境都便于维护和使用。如果你需要新添加信号，只需要在接口中定义这个信号，便可在使用这个接口的模块或者验证环境中做出相应修改。

• 由于接口既可以在硬件世界(module)中使用，又可以在软件世界(class)中使用，interface作为SV中唯—的硬件和软件环境的媒介交互，它的地位不可取代，所以verifier一定要精通接口的使用。

• 接口由于可以例化的特性，使得对于多组相同的急线，在例化和使用时变得更加灵活，不仅使得代码变得简洁，也更易于验证环境的管理和维护。

接口定义与使用

•   在interface的端口列表中只需要定义时钟复位等公共信号。或者不定义任何端口信号，转而在变量列表中定义各个需要跟DUT和TB连接的logic变量。为了简单易用，我们推荐使用logic来定义变量。

•   interface也可以依靠参数化方式提高复用性。

•   interface在例化时，同module的例化方式一样；

•   对于有对应interface的DUT和TB组件（例如stimulator) , 在其例化时，也只需要传递匹配的interface变量名即可完成interface的变量传递。