ModuleAim Verilog同步置数、同步清零的计数器实验

ModuleSim Verilog同步置数、同步清零的计数器实验

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count.v文件

module count (out,data,load,rest,clk);
output[7:0]out;
input[7:0]data;//注意不能对输入进行赋值操作
input load,rest,clk;
reg[7:0]out;
always@(posedge clk)//clk上升沿触发
beginif(!rest)out=8'h00;//h16进制，同步清零，低电平有效
/*当时钟是上升沿，且rest是低电平时，将out置零*/    else if(load)out=data;//同步预置
/*当时钟是上升沿，且rest是高电平，load是高电平，out=data*/else out=out+1;//计数
end
endmodule

count_tb.vt文件

`timescale 1ns/1ns
module count_tb();reg clk,rest,load;
reg  [7:0] data;wire [7:0] out;count count_inst(.clk(clk),.rest(rest),.data(data),.out(out),.load(load));//?????initialbeginclk = 0;rest = 0;load = 0;data = 2;//???????4endalways  #10 clk = ~clk;//?10ns????always @(posedge clk)beginload = 1;rest = 1;endalways @(negedge clk)beginload = 0;if(out==5)load=1;endendmodule

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