FPGA_四位二进制计数器

　　四位二进制计数器和真值表：

代码如下：

module jishuqi(clk,rst,en,rset,co,d,q);

input clk;
input rst;
input rset;
input en;
input[3:0] d;
output[3:0] q;
output co;

reg[3:0] q;
reg co;

always@(posedge clk)
if(rst)
begin
q <= 4'd0;
end
else
begin
if(rset)
begin
q <= d;
end
else
begin
if(en)
begin
q <= q+4'b1;
if(q==4'b1111)
begin
co <= 1;
end
else
begin
co <= 0;
end
end
else
begin
q <= q;
end

end
end

endmodule

功能仿真：

转载于:https://www.cnblogs.com/Sagoo/p/3180163.html

FPGA_四位二进制计数器相关推荐

基于Primitive实现的异步四位二进制计数器
基于Primitive实现的四位二进制计数器 1.原理先看下图设计的四位二进制计数器电路: 采用上升沿触发的D触发器,所有触发器初始输出状态在Primitive里设置为0,即第零态为0000 ...
异步四位二进制计数器逻辑图
异步四位二进制加法计数器逻辑电路图如下: 异步四位二进制减法计数器逻辑电路图如下:
同步四位二进制计数器逻辑图
同步四位二进制加法计数器逻辑电路图如下: 同步四位二进制减法计数器逻辑电路图如下:
hdl四位二进制计数器_四位二进制计数器这样接成十进制计数器
十进制计数器与4位二进制计数器有些相似,但4位二进制计数器需要计数到1111然后才能返回到0000,而十进制计数器要求计数到1001 (相当于9)就返回0000.8421BCD码十进制计数器是一种 ...
jk触发器改为四进制_四位二进制计数器这样接成十进制计数器
十进制计数器与4位二进制计数器有些相似,但4位二进制计数器需要计数到1111然后才能返回到0000,而十进制计数器要求计数到1001 (相当于9)就返回0000.8421BCD码十进制计数器是一种 ...
hdl四位二进制计数器_quartus4位二进制加减法计数器.doc
贵州大学实验报告学院: 专业: 班级姓名学号实验组实验时间指导教师成绩实验项目名称4位二进制加减法计数器实验目的了解二进制加减法计数器的设计,进一步了解,熟悉和掌握quartusII的使用方法学 ...
hdl四位二进制计数器_利用Quartus设计4位同步二进制加法计数器
一.设计原理 4位同步二进制加法计数器的工作原理是指当时钟信号clk的上升沿到来时,且复位信号clr低电平有效时,就把计数器的状态清0. 在clr复位信号无效(即此时高电平有效)的前提下,当clk的上 ...
hdl四位二进制计数器_四位二进制加法计数器
一实验目的 1 ．熟悉Q uartusII 的VHDL文本设计流程全过程,学习计数器的设计与仿真 2 ．掌握简单逻辑电路的设计方法与功能仿真技巧. 3 ．学习使用 V AHDL 语言进行含异步清零和 ...
2021-09-26 四位二进制计数器

FPGA_四位二进制计数器

FPGA_四位二进制计数器相关推荐

最新文章

热门文章