五、高级知识点 | Verilog 语法

1.结构语句：

initial 和 always

initial 语句在它的模块中只执行一次。

它常用于测试文件的编写，用来产生仿真测试信号，或者用于对寄存器变量赋初始值。

always语句一直在不断地重复活动。但是只有和一定时间控制结合在一起才有用。

always也可以是多个信号，多个信号中间要用关键字or连接。

always语句后紧跟的过程块是否运行，要看它的触发条件是否满足。

沿触发的always块常常描述时序逻辑行为。

由关键词or连接的多个事件名或信号名组成的列表称为“敏感列表”。

电平触发always块常常描述组合逻辑行为。

如果组合逻辑块语句的输入变量太多，那么编写敏感列表会很繁琐并且很容易出错。

@(*) 表示对后面语句块中所有输入变量的变化都是敏感的。

2.组合逻辑与时序逻辑：

根据逻辑功能的不同点，可以将数字电路分为两大类：

组合逻辑电路

时序逻辑电路

组合逻辑电路：任意时刻的输出仅仅取决于该时刻的输入，与电路原来状态无关。

时序逻辑电路：任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态。或者说还与以前的输入有关，因此时序逻辑必须具备记忆功能。

3.赋值语句：

Verilog HDL 语言中，信号有两种赋值方式

b = a;
b <= a;

阻塞赋值可以认为只有一个步骤的操作:即计算RHS并更新LHS。

所谓的阻塞的概念是指，在同一个always块中，后面的赋值语句是在前一句赋值语句结束后才开始赋值的。

如：

下图所用为： Quartus界面下，点开Tools菜单，打开Signaltap·

非阻塞赋值的操作过程可以看做两个步骤：
赋值开始的时候，计算RHS；
赋值结束的时候，更新LHS；

所谓非阻塞赋值的概念是指，在计算机非阻塞赋值的RHS以及更新LHS期间，允许其他的非阻塞赋值语句同时计算RHS和更新LHS。

非阻塞赋值只能用于对寄存器类型的变量进行赋值，因此只能用在initial块和always块等过程块中。

总结：

在描述组合逻辑的always块中用阻塞赋值=，综合成组合逻辑的电路结构；

这种电路结构只与输入电平的变化有关系。

在描述时序逻辑的always块中用非阻塞<=，综合成时序逻辑的电路结构；

这种电路结构往往与触发沿有关系，只有在触发沿时才可能发生赋值的变化。

注意：在同一个always块中不要即使用非阻塞赋值又使用阻塞赋值

不允许在多个always块中对同一个变量进行赋值！

4.分支语句：

if-else语句

分支语句必须在过程块中使用。
过程块语句是指由initial和always语句引导的块语句。
不同写法：
允许一定形式的简写，如：
if(a) 等同于if(a==1)
if(!a)等同于if(a!=1)
if语句对表达式的值进行判断，若为0，x(不定值)，z(高阻值)，则按假处理；若为1，按真处理。
if和else后面的操作语句可以用begin和end包含多个语句。
允许if语句的嵌套。

case语句(多分支选择语句)
分支表达式的值互不相同；
所有表达式的位宽必须相等(不能用'bx来代替n'bx)；
casez，比较时，不考虑表达式中的高阻值(z)
casex，不考虑高阻值z和不定值x