1. 功能描述
2. 参数描述
3. 逻辑设计
- 3.1. axi2standard_handshake_bridge_w
- - RD_AW_FIFO
  - RD_W_FIFO
  - ● 写数据信号群
  - ● 写控制信号群
  - B_RSP
- 3.2. axi2standard_handshake_bridge_r
- - RD_AR_FIFO
  - R_RSP
  - ● 读数据信号群
  - ● 读控制信号群
4. 测试
- 4.1. axi2standard_handshake_bridge写测试
- 4.2. axi2standard_handshake_bridge读测试

1. 功能描述

AXI协议毕竟与FIFO、RAM等读写协议不一样，而AXI是SoC系统片内常用的高速接口，所以就需要将AXI的时序转化为标准的握手时序，此处研究AXI到标准握手的桥接器，实现接口转化。

是的，AXI2HANDSHAKE桥是作为AXI slave呈现的，由此可以得出桥接器的输入输出

2. 参数描述

避免AXI信号与标准握手信号名称冲突，各参数描述如下

Channel	Signal	Direction	Width(bits)	Description
	ACLK	input	1	时钟
	ARSTn	input	1×4	复位，低有效
AW	AXI_S_AWID	input	AXI_S_AWID_WIDTH+2	写事务ID
	AXI_S_AWADDR	input	AXI_S_AWADDR_WIDTH	burst写事务第一个WDATA的地址
	AXI_S_AWLEN	input	8	该数值+1就表示此次写事务的WDATA个数
	AXI_S_AWSIZE	input	3	WDATA中有效byte大小
	AXI_S_AWBURST	input	2	burst传输类型
	AXI_S_AWVALID	input	1	AW通道数据有效
	AXI_S_AWREADY	output	1	AW通道数据接受准备

Channel	Signal	Direction	Width(bits)	Description
W	AXI_S_WDATA	input	WDATA_WIDTH	写数据
	AXI_S_WLAST	input	1	写事务中的最后一个写数据
	AXI_S_WVALID	input	1	W通道所有数据信息有效
	AXI_S_WREADY	output	1	W通道所有数据信息准备接收

Channel	Signal	Direction	Width(bits)	Description
AR	AXI_S_ARADDR	input	AXI_S_ARADDR_WIDTH	burst读事务第一个读传输地址
	AXI_S_ARLEN	input	8	该数值+1就表示此次读事务的RDATA个数
	AXI_S_ARSIZE	input	3	RDATA中有效byte大小
	AXI_S_ARBURST	input	2	burst传输类型
	AXI_S_ARVALID	input	1	AR通道数据有效
	AXI_S_ARREADY	output	1	AR通道数据接收准备

Channel	Signal	Direction	Width(bits)	Description
R	AXI_S_RID	output	AXI_S_RID_WIDTH+2	读事务ID
	AXI_S_RDATA	output	AXI_S_RDATA_WIDTH	读数据
	AXI_S_RRESP	output	2	读反馈，表明读传输的状态
	AXI_S_RLAST	output	1	读事务中的最后一个读数据
	AXI_S_RVALID	output	1	R通道所有数据信息有效
	AXI_S_RREADY	input	1	R通道所有数据信息准备接收

Channel	Signal	Source	Width(bits)	Description
B	AXI_S_BID	output	AXI_S_BID_WIDTH+2	写事务ID
	AXI_S_BRESP	output	2	写响应
	AXI_S_BVALID	output	1	B通道所有写反馈信息有效
	AXI_S_BREADY	input	1	B通道所有写反馈信息准备接收

Group	Signal	Direction	Width(bits)	Description
Standard Handshake	waddr	output	AXI_S_AWADDR_WIDTH	写地址
	wdata	output	AXI_S_WDATA_WIDTH	写数据
	wr_en	output	1	写使能
	wready	input	1	写准备
	raddr	output	AXI_S_ARADDR_WIDTH	读地址
	rdata	input	AXI_S_RDATA_WIDTH	读数据
	rdata_val	input	1	读数据有效
	rd_en	output	1	读使能
	rready	input	1	读准备

之后是参数描述

Parameter	Units	Description
AXI_S_AWID_WIDTH	bit	AXI AW通道的ID位宽
AXI_S_AWADDR_WIDTH	bit	AXI AW通道的地址位宽
WDATA_WIDTH	bit	AXI W通道的数据位宽
AXI_S_ARID_WIDTH	bit	AXI AR通道的ID位宽
AXI_S_ARADDR_WIDTH	bit	AXI AR通道的地址位宽

3. 逻辑设计

AXI4相比于AHB、APB最大的特点就是outstanding传输，三个写通道（AW、W、B）和两个读通道（AR、R）是相互独立的，所以转换为标准握手时序对应着的就是读和写相互独立。

所以分为标准握手桥的读和写两个通道分别设计

3.1. axi2standard_handshake_bridge_w

根据AXI_Round_Robin_Arbiter 设计 - AW、W通道部分的思路，为AW通道和W通道分别设定一个FIFO接收数据。

但标准写握手需要同时给出地址和数据，所先从AW_FIFO读出AW通道的信息，再根据该信息从W_FIFO读出数据，由于AXI是burst传输，所以待awlen定义的所有wdata全部握手完毕后，B通道再返一个写反馈信号。

多说无益，直接看状态机

那么该状态机能否改成流水呢？答案是不能，因为任意两个状态均不能同时进行，读AW_FIFO之后才知道awlen、awaddr如何变化，读完W_FIFO之后才能作B通道反馈。

RD_AW_FIFO

该状态要做的就是读AW通道的每个FIFO一个数并寄存，当全部FIFO都读出数之后，才能进入RD_W_FIFO状态。

时序图如下

注意，只要有一个AW_FIFO的rvalid有效即可状态转换，因为AW通道每个数据都是同时写入FIFO的。

RD_W_FIFO

在该状态下从W_FIFO读出数据并写握手，每写握手完成再从FIFO中读出下一个axi_s_wdata，直到完成axi_s_awlen个写握手即可状态转换。

注意axi_s_awburst对waddr的约束，以及axi_s_awsize对wdata的约束。所以将该状态下的信号逻辑分为两组——写数据信号和写控制信号（axi_s_awaddr、axi_s_awsize、axi_s_awburst等）

● 写数据信号群

类似于wdata、wdata_fifo_rdata等，这些信号的变化逻辑是每完成一次写握手再读出下一个wdata，还要注意输出的wr_en的保持问题，如下时序图

每次标准写握手完成，就开始读下一个wdata，同时写控制信号更新

注意wdata与wdata_fifo_rdata不等效！！！还有一个awsize！！！

● 写控制信号群

是axi_s_awaddr_buf、axi_s_awlen_buf、axi_s_awsize_buf、axi_s_awburst_buf这几个。

其中axi_s_awlen_buf每完成一次握手减1，减为0时表示全部标准写握手完成。axi_s_awsize_buf控制wdata有效位数，保持不变。axi_s_awburst_buf控制burst传输类型，保持不变。

axi_s_awaddr_buf要根据axi_s_awburst_buf进行变化，INCR还好说，WRAP运算起来用Verilog很难实现，所以需要外部CPU运算模块帮助运算。

8.1 Verilog PLI 简介

时序如下

重新更新状态机如下

B_RSP

当一次burst标准写握手完成之后，就生成bid和bresp返给Master，一般来说B通道的数据在Master或Slave至少有一个FIFO。

时序图还是上面那个图

无论这个FIFO放哪里，时序图都是上面那个图
但是B通道的FIFO个人认为在Master那边比较好，这样Master在忙于别的事情的时候不影响Slave这边的写反馈

3.2. axi2standard_handshake_bridge_r

AR通道与AW通道类似，为AR通道每个信号设立一个FIFO。先从这些FIFO中读出AR通道的信息，再根据这些信息进行标准读握手。

RD_AR_FIFO

时序图与RD_AW_FIFO类似，读出各FIFO即可进入下一状态

R_RSP

该状态下要完成多次标准读握手，但还要将读出的数据传回AXI Master，一般来说Master那边有一个接受rdata的FIFO，这里就不例化了。

所以说每完成一次标准读握手，都必须等到与AXI Master在R通道完成一次接受才能开启下一次标准度握手。

● 读数据信号群

时序图如下，必须保证R通道握手完毕，即读出的数据AXI Master接受了才能读下一个数据。

● 读控制信号群

这些信号变化与写控制信号群类似

状态机重写如下

4. 测试

4.1. axi2standard_handshake_bridge写测试

通过该桥完成4次burst写握手，写入的参数如下

awid,    awaddr, awlen,  awsize, awburst,    wdata_start,    wdata_interval
8'd0,  8'h0,  8'd3,  3'd2,  2'b01,     32'd0,         32'd1
8'd5,  8'h30, 8'd15, 3'd2,  2'b01,     32'd156,       32'd2
8'd100,8'h48, 8'd7,  3'd2,  2'b01,     32'd98546,     32'd3
8'd69, 8'hC4, 8'd15, 3'd2,  2'b01,     32'd598,       32'd4

先上transcript，可见成功完成了AXI写握手和标准写握手

再来上波形，部分信号之间是assign关系故去除掉

4.2. axi2standard_handshake_bridge读测试

完成4次burst读握手，写入的参数如下

arid,    araddr, arlen,  arsize, arburst,
8'd0,  8'h0,  8'd3,  3'd2,  2'b01,
8'd5,  8'h30, 8'd15, 3'd2,  2'b01,
8'd100,8'h48, 8'd7,  3'd2,  2'b01,
8'd69, 8'hC4, 8'd15, 3'd2,  2'b01,

线上transcript，由于内容过长此处只放第一次burst传输

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