用verilog实现m序列生成
m序列是最常用的伪随机序列,是最长线性反馈移位寄存器序列的简称。如果是4级的寄存器(下面都假设n=4),那么最长周期是2^4-1=15。
m序列的特征多项式必须是4次的本原多项式。必须满足条件:
1、既约的;
2、可整除x^15+1,这里15=2^4-1;
3、不可整除x^q+1,q<15。
若已知4次的本原多项式为x^4+x+1,那么反馈逻辑就是a4 = a1 + a0(mod 2)。然后赋予初状态,那么由线性反馈逻辑和初状态就能决定m序列了。
下面是程序:
仿真的结果如图:
可以看出伪随机序列其实不随机,周期为2^4-1=15个周期。
m序列不仅能产生随机信号,还能与已知信号进行运算,达到扰码目的(通信书说的扰码和解码),具体要结合流程图去编写。
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