数字IC后端设计实现Timing分析利器（附七月重大福利）

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在开始今天的主题分享之前，先来个劲爆好消息。吾爱 IC 社区七月份第一波粉丝福利来了，本次不送书了，来点更贴近生活，更实在的福利。下一波福利应该会赠送 Innovus 2019 最新培训教材和配套 lab，敬请期待。那么第一波送点什么呢？

奖品设置

一等奖：价值 680 元的美容卡一张（1 名）

二等奖：价值 500 元的下午水果茶券，大概可以满足 20 人的份量（2 名）

以上奖品所见即所得。看到这些奖品是不是有点激动呢？那么如何参与活动，产生本次福利活动的幸运儿呢？

活动参与方式

转发吾爱 IC 社区微信公众号上任意一篇文章到朋友圈集赞
转发吾爱 IC 社区微信公众号上任意一篇文章到微信或者QQ 交流群（必须是 IC 相关交流群）
将微信转发集赞和转发微信群（QQ 群）界面截图，发送给小编（微信：ic-backend2018）

中奖名单产生方式

集赞数排名前三名的可以免费获得以上奖品。转发到一个微信群或 QQ 群，等效于10个集赞。

【示例】A 朋友转发公众号文章到朋友圈，获得 20 个点赞，同时也将文章转发到 3 个微信交流群和 3 个 QQ 交流群。那么 A 朋友最终实际的点赞数为 80 个 (20+3*10+3*10=80)。

活动说明

本次活动截止时间为 07 月 11 号 21:00 点。由于本次奖品受地域限制，目前只支持上海地区。美容卡为芭俪伊人美体连锁结构的，可到上海各连锁机构消费。下午水果茶限在公司内使用，需要提前预约。预约成功后，商家会派送水果茶到公司并提供相应的服务。

以上为福利内容。在享受生活带来的惬意时，还是要保持一颗对专业知识持续追求的心。因为只有熟练掌握工作技能，提高工作效率，才能有心情，才能有时间去享受生活。

今天吾爱 IC 社区小编想跟大家分享下在数字 IC 后端实现中如何 debug 和优化 timing。今后无论你碰到什么样的 timing 问题，应该都能够从今天分享的内容中得到有效的解决方案。

log 文件

在工作中经常能碰到很多朋友，一遇到问题就立马反应问题求助。有的朋友可能是提问之前进行了简单的思考和分析了，大部分则是没有进行任何的分析。小编知识星球上我记得有几位星友提问过：“为何 CTS 做完后 Timing 特别差, Setup violation 高达上百 ns”， “为何 CTS 做完后都没有长 tree”，“为何 CTS 做完后 clock tree 上还有 fanout 为几百的点”。

其实这几个问题属于同一类问题，都是工具并没有做 tree。 而这个线索，工具会很清晰打印在 log 中，完全可以通过分析 log，很快找到原因并解决问题。

那为何没有做 tree 呢？不外乎两种情况。第一，指定的clock inverter 不正确。第二，clock inverter 被设置了 dont_use 的属性。

细化 group path

为了更清楚地看到 timing 有问题的地方，建议先细化 group path，比如将 FROM_IN，TO_OUT，FROM_MEM，TO_MEM，Feedthrough 等类别进行分组。一方面是可以更清晰看到 timing 有问题的 group，另外一方面也可以避免某些不重要 group 的 timing 影响到实际上 critical path 的 timing 优化。

Group path 的分组和参数设置还是比较讲究的。比如如何分类，如何设置 weight，如何设置优先级，如何在 flow 中根据 timing 自动化调整各个 group 的 weight 值等。限于篇幅具体方法和脚本，请移步小编的知识星球。

Timing Violation 真实性

细分 group path 后，将有问题的 path 报出来，检查 setup 和 hold 时序检查的合理性。比如检查时钟周期，setup，hold 检查的 edge，clock uncertainty，derate，时钟同步异步关系等是否设置正确。Timing violation 的真实性检查需要数字 IC 工程师对 setup，hold time 的检查机制，对 design 的理解要比较清晰。

原来电路最高工作频率是这么算出来的（STA 基础篇）

Timing 优化力度

如果你发现有问题的 timing path 上存在大量小驱动的 cell，而且是高阈值的 VT，那么很有可能是优化力度不够或者被别的 path 挡住了优化。这种情况的表现就是某些 cell 的 delay 比较大。

Congestion 优化

如果 timing violation 的 path 经过一个 congestion 比较严重的区域，很有可能会出现 route detour，从而出现 setup violation。关于如何优化 congestion，请参考历史推文和知识星球内容分享。

数字后端实现时 congestion 比较严重，你 hold 得住吗？

Floorplan 是否友好

有的时候出现 timing violation 的 path，可能是由于 floorplan 导致的，比如 memory 之间 channel 太窄或没有 channel，窄 channel 丢进了很多寄存器等。这里所讲的 floorplan 是否友好，是指是否对clock tree，timing 和 route是否友好。

Data Flow

Data flow 贯穿整个数字 IC 设计实现全过程，小编也无数次提到它的重要性。如果你的 floorplan 中 memory，standard cell，ip 等摆放不符合 data flow 走向，那么 design 的时序会比较难满足设计要求，即使满足了，也一定不是最佳的，比如面积做的比较大，功耗高。对于一个高性能设计来说，你的 floorplan 不合理，Timing 和 physical 最后可能不容易收敛，甚至无法收敛。

【机密】从此没有难做的 floorplan(数字后端设计实现 floorplan 篇)

如何评价数字后端设计中 floorplan 的好坏？

Data Flow 的分析，小编之前在 “基于 28nm 工艺 ARM Cortex-A53 数字后端实现教程” 中介绍过。如果还不清楚如何做 data flow 的分析，可以再看一遍。

组合逻辑级数太多

很多时候，我们会发现一条 path 中 data path 上的组合逻辑深度特别深，即逻辑级数特别长，可能高达七八十级。碰到这种情况，要么改 design，要么就是做 pipeline。这种情况需要同前端多沟通，反馈后端实现的难点，并提出相应的建议。

在数字 IC hierarchical 实现方式中，如果组合逻辑级数太多时，很容易出现 setup violation。这个可以参见之前分享的文章数字后端自主命题题目大揭秘（附知识星球本周问答精选）

小编知识星球简介（如果你渴望进步，期望高薪，喜欢交流，欢迎加入 ****）：

在这里，目前已经规划并正着手做的事情：

ICC/ICC2 lab 的编写
基于 ARM CPU 的后端实现流程
利用 ICC 中 CCD（Concurrent Clock Data）实现高性能模块的设计实现
基于 ARM 四核 CPU 数字后端 Hierarchical Flow 实现教程
时钟树结构分析
低功耗设计实现
定期将项目中碰到的问题以案例的形式做技术分享

吾爱 IC 社区知识星球星主为公众号” 吾爱 IC 社区” 号主，从事数字 ic 后端设计实现工作近八年，拥有55nm,40nm,28nm,22nm,14nm等先进工艺节点成功流片经验，成功tapeout 过三十多颗芯片。

这里是一个数字 IC 设计实现高度垂直细分领域的知识社群，聚集了无数数字 ic 前端设计，后端实现，模拟 layout 工程师们。

在这里大家可以多建立连接，多交流，多拓展人脉圈，甚至可以组织线下活动。在这里你可以就数字 ic 后端设计实现领域的相关问题进行提问，也可以就职业发展规划问题进行咨询，也可以把困扰你的问题拿出来一起讨论交流。对于提问的问题尽量做到有问必答，如遇到不懂的，也会通过查阅资料或者请教专家来解答问题。在这里鼓励大家积极发表主题，提问，从而促进整个知识社群的良性循环。每个月小编会针对活跃用户进行打赏。

最重要的是在这里，能够借助这个知识社群，短期内实现年薪百万的梦想！不管你信不信，反正已经进来的朋友肯定是相信的！相遇是一种缘分，相识更是一种难能可贵的情分！如若有缘你我一定会相遇相识！知识星球二维码如下，可以扫描或者长按识别二维码进入。目前已经有254 位星球成员，感谢这254 位童鞋的支持！欢迎各位渴望进步，期望高薪的铁杆粉丝加入！终极目标是打造实现本知识星球全员年薪百万的宏伟目标。

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