作业2：用Verilog实现12进制计数器
1.新建工程文件
2.新建Verilog文件，注意文件名称必须与工程相同， 编写完成后的文件如下图所示
通过TOOL工具栏的相关选项查看工程的RTL文件如下图所示
通过建立VWF仿真文件，并且加入使能信号、时钟信号后观察仿真的结果如下图所示。
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