vivado FFT的实现--preject

DSP中最常用最基础的FFT运算。

创建FFT核

首先，什么是IP核

在集成电路中，IP（intellectual property）核是指某一方提供的、形式为逻辑单元、芯片设计的可重用模块。

类似于库函数。

在FPGA的设计中，适当的调用IP核可以提高设计效率，节省设计时间。同时，有些IP核比如高速接口IP，与FPGA底层的硬件电路资源息息相关。我们在调用IP核时，需要先翻阅IP核的参考资料，了解IP核的结构以及接口定义，方便我们在设计中调用。可以在matlab中调用！！！

可以调用xilinx提供的IP核、第三方的IP核、自己封装的IP核。

Xilinx FFT IP核是一种计算DFT的有效方式，FFT是计算DFT的高效算法，把计算N点DFT的乘法运算量从N2降低到N/2*log2N次。

采用FPGA实现FFT：FPGA具有并行处理、流水线处理、易编程、片上资源丰富等特点，用于实现高速、大点数的FFT优势明显

配置FFT核：

IP核

只要IP catalog界面中Fast fourier transform 的license状态为“included”即可正常使用。

双击Fast Fourier Transform，选择Customize IP，主界面如下：

vivado的FFT IP核配置起来更加复杂，功能也更加强大。左边是IP核的接口图（IP Symbol）、实现消耗的资源等信息（Implementation Details）、计算FFT所需的时间（Latency）；右边是configuration、Implementation和Detailed Implementation三个标签卡。

需要配置的参数有三个标签页，需要一一配置

第一个标签页IP Symbol，主要配置通道数、点数、时钟、吞吐量、可以运行时配置，需要注意的是结构的配置回影响调整因子。

vivado的FFT IP核支持多通道输入（Number of channels）、实时更改FFT的点数（Run time configurable tranform length）、FFT的点数（transform length）、工作时钟（target clock frequency）、选择一种FFT结构，包括pipelined streaming、基4 burst、基2 burst、轻量级基2 burst，计算速度和消耗的资源依次减少。

补充：FFT IP核提供了四种可选择的计算结构架构，可以在资源和转换时间之间进行权衡，具体包括：

流水线I/O：允许连续数据处理；

Radix-4突发I/O：使用迭代方法分别加载和处理数据。使用资源大小比流水线解决方案小，但是转换时间较长；

Radix-2突发I/O：使用与基-4相同的迭代方法，但蝶形较小。使用资源比基-4更少，但是转换时间更长；

Radix-2 Lite突发I/O：基于基2体系结构，该变体使用时间复用方法使用更小的内核执行蝶形运算，代价是转换时间更长。

第二个配置页（implementation）,主要是数据宽度、格式、控制信号、输出方式、可选的控制信号。

implementation标签卡下设置FFT的数据格式为定点fixed point或者浮点float point；设置输入数据的位宽（input data width）和相位因子位宽( phase factor width )（相当于旋转因子）；还有一些可选的附件信号；output ordering设置FFT计算结果以自然顺序（nature order）或位/数值反序（bit/digit reversed order）输出。

第三配置页（detailed implementation）主要配置内部数据块的使用和优化方式、存储类型、是否使用DSP单元等于综合、实现有关的信息，比如可以选择复数乘法器和蝶形运算单元的实现结构。

所有这些配置完成后，可以在左侧一列中查看配置的结果，IP symbol中主要查看各种接口；implementation detals中有较多的信息，比如结构、长度、数据带宽等，需要注的是CONFIG TDATA这一项，与配置接口的参数有关，在使用中需要正确配置。在当前的配置， FWD_INV使用1bit，bit10:bit1用于调整因子，前面已经说过不同的结构调整因子不同，详细的可以参看FFT的核文献；latency显示出计算FFT所需的时间。

点击OK就可以完成配置，生成FFT核，并可以找到IP Sources，核的模板是xfft_0.veo，我们就是用这个模板创建的实例，我们根据需要对它进行重新配置和封装。

核的模板是xfft_0.veo，以下xfft_0 your_instance_name (）部分是配置好 IP核后，从xfft_0.veo复制过来的，也就是对配置好的IP核进行例化。

设计源文件：
module fft_core_test(
clk,
config_en,
dat_rdy,
dat_last,
dat_in_RE,
dat_in_IM,
fft_core_rdy,
freq_o_en,
freq_o_RE,
freq_o_IM
);

input clk;
input config_en;
input dat_rdy;
input dat_last;
input [15:0] dat_in_RE,dat_in_IM;
output fft_core_rdy;
output freq_o_en;
output [15:0] freq_o_RE,freq_o_IM;

wire fft_core_rdy;
wire freq_o_en;
wire [15:0] freq_o_RE,freq_o_IM;
//fft core
wire aclk = clk;
wire [15 : 0] s_axis_config_tdata = 16'b0_0000_0000_0000_00_1; //scal_sch: [14:1] FWD_INC:[0]
wire s_axis_config_tvalid = config_en;
wire s_axis_config_tready;
wire [31 : 0] s_axis_data_tdata = {dat_in_IM,dat_in_RE};
wire s_axis_data_tvalid = dat_rdy;
wire s_axis_data_tready;
assign fft_core_rdy = s_axis_data_tready;
wire s_axis_data_tlast = dat_last;
wire [31 : 0] m_axis_data_tdata;
assign {freq_o_IM,freq_o_RE} = m_axis_data_tdata;

wire m_axis_data_tvalid;
assign freq_o_en = m_axis_data_tvalid;
wire m_axis_data_tready = 1'b1;
wire m_axis_data_tlast;
wire event_frame_started;
wire event_tlast_unexpected;
wire event_tlast_missing;
wire event_status_channel_halt;
wire event_data_in_channel_halt;
wire event_data_out_channel_halt;


xfft_0 your_instance_name (
.aclk(aclk), // input wire aclk ，系统时钟，给它一个时钟
.s_axis_config_tdata(s_axis_config_tdata), // input wire [15 : 0] s_axis_config_tdata
.s_axis_config_tvalid(s_axis_config_tvalid), // input wire s_axis_config_tvalid
.s_axis_config_tready(s_axis_config_tready), // output wire s_axis_config_tready
.s_axis_data_tdata(s_axis_data_tdata), // input wire [31 : 0] s_axis_data_tdata
.s_axis_data_tvalid(s_axis_data_tvalid), // input wire s_axis_data_tvalid
.s_axis_data_tready(s_axis_data_tready), // output wire s_axis_data_tready
.s_axis_data_tlast(s_axis_data_tlast), // input wire s_axis_data_tlast
.m_axis_data_tdata(m_axis_data_tdata), // output wire [31 : 0] m_axis_data_tdata
.m_axis_data_tvalid(m_axis_data_tvalid), // output wire m_axis_data_tvalid
.m_axis_data_tready(m_axis_data_tready), // input wire m_axis_data_tready
.m_axis_data_tlast(m_axis_data_tlast), // output wire m_axis_data_tlast
.event_frame_started(event_frame_started), // output wire event_frame_started
.event_tlast_unexpected(event_tlast_unexpected), // output wire event_tlast_unexpected
.event_tlast_missing(event_tlast_missing), // output wire event_tlast_missing
.event_status_channel_halt(event_status_channel_halt), // output wire event_status_channel_halt
.event_data_in_channel_halt(event_data_in_channel_halt), // output wire event_data_in_channel_halt
.event_data_out_channel_halt(event_data_out_channel_halt) // output wire event_data_out_channel_halt
);
endmodule

仿真源文件：

module sim_fft( );

reg all_en;
reg clk;
reg config_ena;
reg dat_rdy;
reg dat_last;
reg [15:0] dat_c;
wire [15:0] dat_in_RE,dat_in_IM;
wire fft_core_rdy_t;
wire freq_o_en_t;
wire [15:0] freq_o_RE_t,freq_o_IM_t;

integer handle1;
initial
begin//sequence block
handle1 =$fopen("/自己的地址/fsave.txt");
#200000 $fclose(handle1);
$stop;
end


initial
begin
clk = 0;
dat_rdy = 0;
dat_last = 0;
//dat_in_RE=0;
dat_c =0;
config_ena = 0;
all_en=0;
#200 all_en = 1;
//#20 config_ena =1;
//#100 config_ena =0;
forever #10 clk = ~clk;
end
//
reg [15:0] cnt=0;
reg [15:0] index = 0;
always @(posedge clk)
begin
if(all_en)
begin
cnt <= cnt + 1'b1;
if(cnt == 0)
begin
config_ena <=1;
end
else if(cnt == 3)
config_ena <= 0;
else if(cnt == 5)
begin
dat_rdy <= 1;
dat_c <= 0;
// dat_in_IM <= 0;
index = 0;
end
else if(cnt == 16'd1028)
begin
dat_last <= 1'b1;
dat_c <= (dat_c + 12'h100);
end
else if(cnt == 16'd1029)
begin
dat_rdy <= 1'b0;
dat_last <= 1'b0;
end
else
begin
//dat_last <= 1'b0;
dat_c <=(dat_c + 12'h100);
end

if(dat_rdy)
index <= index +1;
end
end

always @(posedge clk)
begin
if(dat_rdy)
$fwrite(handle1,"%d %d \n",dat_in_RE,dat_in_IM);
else if(freq_o_en_t)
$fwrite(handle1,"%d %d \n",freq_o_RE_t,freq_o_IM_t);
end


assign dat_in_RE ={ 8'b0,{ dat_c[15]? ~dat_c[15:8] : dat_c[15:8]}};
assign dat_in_IM =0;
fft_core_test fft_core_inst(
.clk(clk),
.config_en(config_ena),
.dat_rdy(dat_rdy),
.dat_last(dat_last),
.dat_in_RE(dat_in_RE[15:0]),
.dat_in_IM(dat_in_IM[15:0]),
.fft_core_rdy(fft_core_rdy_t),
.freq_o_en(freq_o_en_t),
.freq_o_RE(freq_o_RE_t),
.freq_o_IM(freq_o_IM_t)
);
endmodule

Run Behavior Simulation，仿真结果如下，可以看到有输入、输出的信息，以及FFT IP核引脚的情况：

在前面的fft_sim仿真文件中，生成了三角波用于测试；并且把输入到FFT核的数据和 FFT核输出的数据保存下来，以便用于matlab分析，如下。

clear;

file_name='fsave.txt';
fid = fopen(file_name,'r');
c = fscanf(fid,'%d');
fclose(fid);
for i=1: length(c)
if(c(i)>32767)
b(i) = c(i)-65536;
else b(i) = c(i);
end
end
d1=b(1:2:end);
d2=b(2:2:end);
comp1=d1(1:1024) + j*d2(1:1024);
comp2=d1(1025:2048) + j*d2(1025:2048);

c1avr=sum(comp1)/length(comp1);
c1=comp1-c1avr;
% c1=comp1;

c1fft=abs(fft(c1,1024));
c2fft=abs(comp2);
plot(c1);
figure
subplot(2,1,1);
plot(c1fft);
subplot(2,1,2);
plot(c2fft);
figure
subplot(2,1,1);
plot(c1fft(1:50));
subplot(2,1,2);
plot(c2fft(1:50));

FFT核输出的数据保存下来的数据，直接画出的锯齿波，这里进行了去直流的过程，所以MATLAB进行FFT的结果中不含直流分量，而FFT核运算出的数据中应该有直流分量。

直流分量：就是信号的平均值，它是一个与时间无关的常数。为了准确得到有效信息，直流偏置以及叠加在上面的干扰都需要去除，这样再进行信号放大和后续处理才更有意义。

第一个MATLAB进行FFT得到的频谱图（这是一个FFT之后的幅度谱，峰指处说明三角波的频率大小，小的峰也是频率，忽略掉即可。详情https://www.renrendoc.com/p-51066532.html。幅度谱是频谱取绝对值，时域信号fft后变成频域上的幅度），第二个FFT 核输出的结果，FFT IP核输出有直流分量。

只看前50个点的数据，可以看到两种方式输出数据中的频率分量都是对准的，在第二个图中（FFT核输出数据），可以看到有直流分量。

参考：

原文链接https://blog.csdn.net/yanshanyan/article/details/82386575?biz_id=102&utm_term=vivado2020%20FFT&utm_medium=distribute.pc_search_result.none-task-blog-2~all~sobaiduweb~default-0-82386575&spm=1018.2118.3001.4187

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