电子表设计与验证（时钟频率选择）

电子表的设计与验证(学习)

2、时钟频率选择

设计代码
输入信号：
clk 时钟信号
rstn 复位信号
div 分频倍数
输出信号
clk_out 输出频率信号

实现代码：


```csharpmodule int_div(clk,rstn,clk_out,div_n);
input clk;
input rstn;
input [31:0] div_n;
output clk_out;reg clk_p_r;
reg clk_n_r;reg [31:0] count_p;
reg [31:0] count_n;wire [31:0]full_div_p;
wire [31:0]half_div_p;
wire [31:0]full_div_n;
wire [31:0]half_div_n;assign full_div_p = (count_p < div_n - 1);
assign half_div_p = (count_p < (div_n>>1) - 1);
assign full_div_n = (count_n < div_n - 1);
assign half_div_n = (count_n < (div_n>>1) - 1);assign clk_out = clk_p_r | clk_n_r;always @(posedge clk) beginif (full_div_p) begincount_p <= count_p + 1'b1;if (half_div_p) clk_p_r <= 1'b0;elseclk_p_r <= 1'b1;endelse begincount_p <= 0;clk_p_r <= 1'b0;end
endalways @(negedge clk) beginif (full_div_n) begincount_n <= count_n + 1'b1;if (half_div_n) clk_n_r <= 1'b0;elseclk_n_r <= 1'b1;endelse begincount_n <= 0;clk_n_r <= 1'b0;end
endalways @(negedge rstn) beginclk_p_r <= clk;
end
endmodule

div选择模块


```csharp
module clk_choose(flag_i,div_n);
input  [1:0] flag_i;
output [31:0]div_n;assign div_n = (flag_i == 2'b00)? 50: 150;
endmodule

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