Quartus-II的初次使用

前言
一、认识D触发器
- 1、D触发器的结构
- 2、D触发器的工作原理
- 2、D触发器的功能表与时序图
二、自己用门电路设计一个D触发器，并进行仿真，时序波形验证
- 1、工程创建
- 2、描绘电路图
三、在 Quartus-II 中直接调用一个D触发器电路，进行仿真，时序波形验证
- 1.项目创建
- 2.原理图
- 3 创建波形图并仿真
四、verilog语言实现D触发器及时序验证
- 1、项目创建
- 2、编写verilog文件
- 3、创建波形文件并仿真
总结
参考文章

前言

Quartus-II的安装教程点击此处
Modelsim的安装教程点击此处

一、认识D触发器

D触发器是一个具有记忆功能的，具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。

1、D触发器的结构

D触发器（data flip-flop或delay flip-flop）由4个与非门组成，其中G1和G2构成基本RS触发器。电平触发的主从触发器工作时，必须在正跳沿前加入输入信号。如果在CP高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。而边沿触发器允许在CP触发沿来到前一瞬间加入输入信号。这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。边沿D触发器可由两个D触发器串联而成，但第一个D触发器的CP需要用非门反向。

2、D触发器的工作原理

SD和RD接至基本RS触发器的输入端，它们分别是预置和清零端，低电平有效。当SD=1且RD=0时(SD的非为0，RD的非为1，即在两个控制端口分别从外部输入的电平值，原因是低电平有效)，不论输入端D为何种状态，都会使Q=0，Q非=1，即触发器置0；当SD=0且RD=1(SD的非为1，RD的非为0）时，Q=1，Q非=0，触发器置1，SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平，不影响电路的工作。

2、D触发器的功能表与时序图

功能表：

时序图：

二、自己用门电路设计一个D触发器，并进行仿真，时序波形验证

1、工程创建

File–>New Project
next
更改工作空间以及项目名称
直接next
我们使用AC620开发板作为举例。以照图片进行勾选
因为我们是直接输入原理图来进行仿真，所以此处我们直接选择next
选择Finish完成创建

2、描绘电路图

创建一个波形文件（File–>New）
按如下的方式，依次添加4个nand2（二输入与非门）以及一个not（非门）

完成添加后如下图
在工具栏中选择输入、输出，以及连线工具，并依照下图完成电路设计
保存电路图
点击框中的按钮

完成后如下
启动RTL Viewer可以看到如下的硬件电路图
创建vwm格式波形文件，输入激励源
按照图示，依次点击

插入成功后，显示如下的波形
通过工具栏的按钮，输入Clk和D信号
Clk信号

D信号
鼠标左键选择，双击进行数直编辑
回到主页面，选择Tool->Optionss

点击按钮进行编译

编译后，会报如下的错误

回到主界面，点击Launch…
回到仿真界面，再次点击仿真按钮。成功仿真。

三、在 Quartus-II 中直接调用一个D触发器电路，进行仿真，时序波形验证

1.项目创建

同上，此处不再累述。

2.原理图

D触发器
原理图
硬件图

3 创建波形图并仿真

四、verilog语言实现D触发器及时序验证

1、项目创建

工程创建同上

2、编写verilog文件

创建Verilog文件
输入代码，保存并编译

代码如下

//delayD是文件名
module delayD(d,clk,q);input d;input clk;output q;reg q;always @ (posedge clk)//我们用正的时钟沿做它的敏感信号beginq <= d;//上升沿有效的时候，把d捕获到qend
endmodule

硬件图

3、创建波形文件并仿真

总结

本片文章主要是帮助大家熟悉Quartus的使用，以及初步进入Verilog语言的学习。就过程而言较为简单，只要Quartus和Modelsim 的安装没有问题，那么整个过程应该是畅通无阻的。

参考文章

https://blog.csdn.net/QWERTYzxw/article/details/115359118

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