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文章目录

1. FPGA器件实现逻辑运算y=a&b采用的是下面哪种方式()
2. 十进制数46.75对应的二进制表达式为()
3. 下面关于CPLD描述不正确的是()
4. 综合是EDA设计的关键步骤，下面有关综合的描述错误的是()
5. 关于Verilog语法描述下列说法错误的是()
6. P、Q、R都是4bit的输入矢量，下面哪一种表达式是正确的
7. 某一逻辑函数真值表确定后，下面描述该函数功能的方法中，具有唯一性的是()
8. 下述initial块执行完后，A、B的值是多少（）
9. 一个8位二进制减法计数器，初始状态为8'b0000_0000，经过268个输入脉冲后，此计数器的状态为________
10. 假定4比特位宽的变量a的值为4'b1101，b的值为4'b1010，则运算表达式a & b = ________
11. 假设信号in,q1,q2,q3的初始值分别为0,1,2,3,经过1个时钟周期后，下方两段代码中，左侧程序的q3值变成____1____,右侧程序中q3值变成____2____
12. 下图中，Y2的最简逻辑函数表达式为________
13. 组合逻辑中使用条件语句时，if语句必须有__1__；case语句必须有__2__
14. 下列程序执行完成后的输出结果是______。

1. FPGA器件实现逻辑运算y=a&b采用的是下面哪种方式()

（有几个图的选项，但是找不到了，选查找表那个就行）

2. 十进制数46.75对应的二进制表达式为()

101110.01
101101.11
101110.11
101110.10

3. 下面关于CPLD描述不正确的是()

CPLD组合逻辑资源丰富；
CPLD互连线延迟相等；
CPLD采用EPROM、E2PROM工艺，直接写入，保密性好；
CPLD为细粒度结构，布线灵活，利用率高；

4. 综合是EDA设计的关键步骤，下面有关综合的描述错误的是()

综合就是把抽象设计中的一种表示转换成另一种表示的过程；
综合就是将电路中的高级语言转换成低级的，可与FPGA/CPLD相映射的功能网表文件；
为实现系统的速度、面积、性能的要求，需要对综合加以约束，成为综合约束；
综合可以理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的；

5. 关于Verilog语法描述下列说法错误的是()

"always"模块内部被赋值的信号必须定义成reg型
generate描述的语句可以被综合
reg型定义的信号都被综合成触发器
当对不同时钟域之间设置false path，工具忽略对该时钟之间的路径进行分析

6. P、Q、R都是4bit的输入矢量，下面哪一种表达式是正确的

input P[3:0],Q,R;
input P,Q,R[3:0];
input [3:0]P,Q,R;
input P[3:0],Q[3:0],R[3:0];

7. 某一逻辑函数真值表确定后，下面描述该函数功能的方法中，具有唯一性的是()

最简与或式
最小项之和
最简或与式
最大项之和

8. 下述initial块执行完后，A、B的值是多少（）

reg [3:0] A;
reg [4:0] B;
initial
begin
A = 0;
A = A - 1;
B = A;
B = B+1;
end

7,8
15,16
-1,0
1,2

9. 一个8位二进制减法计数器，初始状态为8’b0000_0000，经过268个输入脉冲后，此计数器的状态为________

10. 假定4比特位宽的变量a的值为4’b1101，b的值为4’b1010，则运算表达式a & b = ________

11. 假设信号in,q1,q2,q3的初始值分别为0,1,2,3,经过1个时钟周期后，下方两段代码中，左侧程序的q3值变成1,右侧程序中q3值变成2

左侧程序：
always @(posedge clk)
begin
q1 = in;
q2 = q1;
q3 = q2;
end

右侧程序：
always @(posedge clk)
begin
q1 <= in;
q2 <= q1;
q3 <= q2;
end

12. 下图中，Y2的最简逻辑函数表达式为________

13. 组合逻辑中使用条件语句时，if语句必须有1；case语句必须有2

14. 下列程序执行完成后的输出结果是______。

#include <stdio>main(){int a[] = {11,22,33,44};int *p;int i;p = a;for (i=0;i<=3;i++){a[i] = *p++;}printf("%d\n",a[1]);}

答案：
1.解析
FPGA器件实现逻辑运算是基于查找表的方式

2.解析
整数部分：十进制46对应二进制101110 (2⁵+2³+2²+2¹= 46)
小数部分：十进制0.75对应二进制0.11(2^-1+2^-2=1/2+1/4)

3.解析
FPGA为细粒度结构,CPLD为粗粒度结构

4.解析
综合的结果不唯一

5.解析
reg型定义的信号不一定都被综合成触发器

6.解析
eg.Verilog reg [31:0] memFile[63:0]; 声明一个memory类型的变量memFile，位宽为32，深度为64
故P[3:0] 是位宽为1，深度为4的信号, [3:0]P 是4bit的信号

7.解析
除最小项之和唯一，其他不唯一

8.解析

verilog代码

仿真结果

9.解析
8位2进制数，一个周期是256个脉冲，268-256=12，相当于减法器的状态是-12，-12的补码就是1111_0100

10.解析
1101和1010，按位相与，结果是4’b1000

11.解析
搞清楚阻塞赋值和非阻塞赋值的区别这题就很简单
1: q3的值为0
2: q3的值为2

12.解析

Y2 = Y1 + Y3 ‾ \overline{\text{Y1 + Y3}} Y1 + Y3
Y1 = A ‾ \overline{\text{A}} A · B
Y3 = B ‾ \overline{\text{B}} B · A
Y2 = A ‾ \overline{\text{A}} A · B + B ‾ \overline{\text{B}} B · A
Y2 = A ⊕ B

13.解析
1：else
2：endcase

14.解析

参考链接：
2021大华股份笔试
FPGA为什么能实现逻辑运算