10、Testbench设计技巧

在FPGA整个开发周期中测试往往占大部分的时间，测试分为仿真测试和板级调试，大型的系统板级调试费事费力，在上板之前进行仿真测试，往往能尽早发现并修复各种大大小小的bug，减轻板级调试的难度。

testbench即测试平台，主要是设计一个测试平台，给待验证设计提供各种激励，验证相应响应是否满足要求。

1、一个完整的testbench可以包含：

1）产生时钟和复位信号（必须）

2）产生激励信号（非必须）

3）例化待测试模块（必须）

4）响应验证（非必须）

5）终止仿真（非必须）

2、常用技巧

1）封装常用子程序。如将打印功能封装成任务，使用时例化print_task模块，就可使用其打印任务。


module print_task();// 显示 warning 报告, 同时显示当前时间和警告内容(由用户输入)
task warning;input [80 * 8:1] msg;begin$write("WARNING at %t : %s", $time, msg);end
endtask// 显示 error 报告, 同时显示当前时间和错误内容(由用户输入)
task error;input [80 * 8:1] msg;begin$write("-ERROR- at %t : %s", $time, msg);end
endtask// 显示 fatal 报告, 同时显示当前时间和致命内容(由用户输入)
task fatal;input [80 * 8:1] msg;begin$write("*FATAL* at %t : %s", $time, msg);end
endtask// 显示 terminate 报告, 同时显示当前时间和结束信息(系统产生)
task terminate;begin$write("Simulation completed\n");end
endtaskendmodule

2）封装常用功能

/** @Author: * @Date: * @LastEditors: * @LastEditTime: * @FilePath: sys_ctrl_task.v* @Description: testbench时钟与复位模块* */`timescale 1ns/1ps
module sys_ctrl_task(output  reg    clk,   // 时钟output  reg    rst_n  // 复位信号);parameter CLK_PERIOD = 20;  // 时钟周期，单位ns//----------------------------------------------------------------//系统时钟信号产生//----------------------------------------------------------------initial beginclk = 1'b0;forever begin#(CLK_PERIOD/2) clk = ~clk;endend//----------------------------------------------------------------//系统复位任务封装//----------------------------------------------------------------task reset;input [31:0] reset_time;begin rst_n = 1'b0;#reset_time;rst_n = 1'b1;endendtaskendmodule

3）防止读写紊乱，使用非阻塞赋值语句

4）防止同时调用任务，可加入检错机制，在该任务已被调用时，停止该次调用

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