【system verilog】孤陋寡闻了,原来覆盖率是可以对序列进行收集的
前言
做了两年多的数字前端验证,尽然直到今天才知道原来覆盖率是可以对序列进行收集的,也就是说我不仅可以在横向收集组合情况,还可以纵向收集时间维度上信息的改变情景。
参考
详细的内容可以参照“IEEE System Verilog standard 1800-2017” “19.5.2 Specifying bins for transitions”,我之前也在CSDN上上传过:
https://download.csdn.net/download/moon9999/12139311
举例
coverpoint收集序列时,主要使用到的连接符包括=>、*、=、->,其具体含义就参考之前的博客即可:
https://blog.csdn.net/moon9999/article/details/97982140
只不过在覆盖率收集时,是收集的信息(不一定是RTL信号)连续或跳转序列。
具体实例,直接放19.5.2章节中的中的示例就好了,写的很清楚:
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