Verilog中的case(1‘b1)

在用Verilog设计RTL代码时用到case(1'b1)的时候不多，因此遇见时就会很迷惑。

下面转载一个链接，里面有解说，但需要说的是“一次输入只有一个1”这点可能不太准确，因为优先级编码更注重的是优先级，如链接中的第一张图中的优先级编码表和下面的仿真图。

秋招手撕代码：verilog实现常规8-3编码器和优先级8-3编码器_IC媛的博客-CSDN博客_8-3优先编码器verilog

上图中，简单的写了一个三输入的编码器，d0是具有最高优先级的，其次是d1，再次是d2。只要d0为1‘b0时，输出q=1；再次是d1为1’b0时，输出q=2；最后才是d2为1'b0时，输出q=3；当d0,d1,d2都不为1'b0时，输出q=0。

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