Verilog HDL 遇到的问题和修改方法

1.Illegal output port connection for 'Q' (4th connection) to reg type.

我一开始编译的时候是没有问题的但是到了仿真testbanch 的时候就出现了

上一级module Q是这样定义的output reg Q

然后我这一级调用的时候是reg[2:0] counter

dff_sr U1(.Q(counter[0]));

修改方法是将reg[2:0] counter 改为wire[2:0] counter 就可以了

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