芯动科技简答题（数字后端）

【找的题库】

1. 静态功耗和动态功耗的解决办法？

IC设计中节省静态功耗和动态功耗的方法

2. Isolation cell 放在输入端还是输出端，为什么？给他供电的是哪个 power domain？转换到一个低电压，需要用到扫描单元？若还有电压关断，还需要什么单元？

关于isolation cell的用法

低功耗基础概念——isolation cell

3. OCV 是什么？时序分析中引入 OCV 的目的是啥？

后端基础概念：各种OCV一网打尽（上篇）！

4. Pre-CTS 阶段 setup 和 hold 的 clock uncertainty 有什么组成？post-CTS 阶段的 setup 和 hold 的 clock uncertainty 有什么组成？

时序分析基本概念介绍<Uncertainty>

pre-CTS：

setup clock uncertainty = jitter + clock tree skew

hold clock uncertainty = clock tree skew

post-CTS：

setup clock uncertainty = jitter

hold clock uncertainty = 0
5. 做完 placement 之后，出现较大的时序违反，有什么造成的，怎么解决？

出现timing violation后的第一步是分析那条path，找出违反的原因，然后才是解决办法。造成timing violation的原因很多，随便列几个常见的，
（a）clock tree不平衡：CTS的定义有错误；不合理的FF位置，比如，放在了一个很细很长的通道中。利用useful skew消除setup违反
（b）起始FF与终点FF的距离太长：用group把它们拉近
（c）xtalk的干扰：加大线间距离，不要用infinit timing window算xtalk
（d）detour走线造成的大的延迟：解决congestion问题
（e）fanout太大：忘记set_max_fanout，或者设定不合理，或者对某些net set_dont_touch了
（f）单元的驱动能力太小：upsizeing cell，去掉大驱动能力cell的dont_use属性，检查是否局部placement太密，没有空间sizeup了；或者换阈值，HVT-SVT-LVT
（g）hold timing violation与setup violation同时存在，工具无法做了。这种情况多半是SDC的问题，很少是真的，除非那是一个非常特殊的IO timing

6. 做完 CTS 之后，出现较大的时序违反，有什么造成的，怎么解决？

7. Inverter 和 buffer 的优缺点

Inverter vs Buffer Based Clock Tree

8. 如何消除串扰的影响

什么是串扰crosstalk

增加受害网络的驱动能力upsize victim driver减小侵害网络的驱动能力
Double witch ，double spacing，wire shileding
Insert buf in victim net
Victim的输入端改成hi-vth cell ，hi-vth保证了再小纹波干扰下不发生翻转
改变timing windows

9. 时钟树综合阶段为什么要用双倍线宽和双倍线间距

保证时钟线对串扰不敏感,并增强其抗电迁移的能力

10. 为什么电源走线走在最高层？

（1）高层更适合global routing。低层使用率比较高，用来做power的话会占用一些有用的资源，比如std cell 通常是m1 Pin 。
（2）EM能力不一样，一般顶层是低层的2~3倍。更适合电源布线。顶层金属通常比较厚，可以通过较大的电流。
（3）一般ip占用的层次都靠近下几层，如果上层没有被禁止routing的话，top layer 可以穿越，低层是不可能的，并且高层对下层的noise影响也小很多。

11. 影响标准单元的延迟因素有哪些？

1） PVT
2）input transition， output load
3）Vth

12. 谈谈自己过去最光鲜的事情以及如何实现的，还有未来三年职业规划

13. 三道关于时序的计算题

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