为什么D是输入，Q是输出？
维基百科 - #D flip-flop
The
Dflip-flop is widely used. It is also known as a “data” or “delay” flip-flop.
TheDflip-flop captures the value of theD-inputat a definite portion of the clock cycle (such as the rising edge of the clock). That captured value becomes theQoutput. At other times, the outputQdoes not change.[23][24] TheDflip-flop can be viewed as a memory cell, a zero-order hold, or a delay line.[25]
D型触发器被广泛使用。它也被称为“数据”或“延迟”触发器。
D触发器在时钟周期的特定部分捕获D输入的值(例如时钟的上升边缘)。捕获的值成为Q输出。在其他时候，输出Q不会改变。D触发器可以被看作是一个存储器单元，一个零阶保持器，或者延迟线
还有一种说法：
使用
Q是因为OUTPUT中的O和0不好区分。（这就好比是 字母Z经常加一杠用来和2区别。）
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