H.265/HEVC低延迟编解码FPGA IP

H265-LowD Codec FPGA/ASIC IP

（zobovision H.265低延迟编解码IP）

■ H.265/HEVC低延迟编码/解码FPGA/ASIC IP

■ YUV420, 8Bit

■ FPGA平台单IP实时1080P@60：265Mhz

■ 帧编码时钟周期数固定，只和画面大小成正比，和画面内容及编码质量无关

■ 无缓冲型CABAC熵编码，CTU层级码流固定周期即编即出，不累积，零延迟

■ 超高速CABAC编码，可达16input_bin/cycle，fmax保持高位

■ HDMI帧源输入完毕到帧编码码流输出完成，延迟固定1ms左右

■ 接口简洁，架构稳定，易于系统集成，无需外部CPU支持

■ 配套解码IP，实现低延迟编解码系统，编解码整体平均延迟 < 30ms

■ 1080P@60fps on xilinx KU5P (enc); KU3P (dec)

■ Enc逻辑资源： ~160K LUTs / fmax: ~270M(KU5P)

■ Dec逻辑资源： ~80K LUTs / fmax: ~280M(KU3P)

■ 易于扩展实现4K@60、8k@60

■ 硬件架构尤其适合集成电路ASIC设计。

技术亮点：

得益速度可达16input_bin/cycle的超高速CABAC码流编码，打通了编码速度瓶颈，整体架构上实现了恒速编码，任何一个编码CTU块单元，无论编码信息复杂度和编码信息量大小，均可在固定的较少周期数内完成实时编码输出，结合其他功能模块的固定周期架构设计，实现了接近零延迟的码流输出，帧码流输出完毕距离该帧信号源输入完成的延迟不超过1ms。
编码支持帧内轮刷，以减少不同帧码流波动，适应固定带宽信道传输，实现编解码整体低延迟。
帧内轮刷配合特定机制，减少刷屏现象发生。
帧编码周期固定，外部DDRx带宽需求固定且短时间内读写数据量平均，整体硬件简洁可控，尤其适合集成电路ASIC设计。

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