FPGA 学习笔记：Vivado 2020.2 MicroBlaze MIG 测试 DDR3 篇三

前言

本以为测试基于FPGA 的DDR3，比较简单的事情，发现环境搭建还是比较的繁琐的，这里做个详细的记录，后面就可以通过直接修改工程的方式，快速搭建测试验证环境

开发环境

Windows 10 64位专业版（Vivado IDE 推荐的环境）
Vivado 2020.2，可以使用 Vivado 2018.2或最新的Vivado 2022.1等版本，操作起来差别不算大
Xilinx FPGA开发板：xc7k325tffg900-2

导出Block Design

小插曲：前面设计好Block Design后，还是需要点一下设计串口上面的【Validate Design】按钮，确认Block Design 是否正常

这里发现：MIG 7 Series IP 模块，一个 DDR3 系统输入时钟没有引出网络，所以需要导出一下

导出 Block Design 的 HAL wrapper 文件，（备注），如果后面修改了设计，需要再重新导出一遍。

默认生成的 ddr3_mb_wrapper.v 文件，就变成了 top 文件了，直接使用这个top文件就可以，是Block Design的例化实现文件

配置引脚约束

系统部分引脚还没有配置，这里需要配置一下

DDR3 的系统时钟输入引脚，这里需要根据原理图确认，默认在配置MIG 7 IP 时会设置

如果没有约束文件，保存时会提示创建一个【约束文件】

更新引脚后，可以覆盖约束文件

约束文件增加外部 SPI Flash 的配置，用于FPGA程序固化

生成 Bitstream

这里可以配置生成 bin 格式文件，用于烧写 FPGA 外部的SPI Flash，也就是固化程序

实际验证：使用bin 文件，就不需要配置 MCS等格式的文件（类似于 HEX 文件），配置为压缩的bin文件，体积比较的小，利于快速下载

小结

本篇注意记录导出Block Design，【综合与实现】，生成【BitStream】
导出硬件产物到Vitis后，就可以使用Vitis 来开发C语言的程序了，就像是编写基于单片机（这里是MicroBlaze）的C语言程序了
这里也说明了FPGA 的现在开发方式，不只是 Verilog HDL，还有嵌入式处理器程序设计开发，如C语言开发

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前言

开发环境

导出Block Design

配置引脚约束

生成 Bitstream

小结

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