使用计算机组成原理全加器设计,杭电计算机组成原理全加器设计实验1

杭电计算机组成原理全加器设计实验1

杭州电子科技大学计算机学院实验报告课程名称：计算机组成原理实验项目：全加器设计实验指导教师：实验位置：姓名：班级学号日期：2015 年 4 月 15 日实验目的(1) 学习 ISE 工具软件的使用及仿真方法。(2) 学习 FPGA 程序的下载方法。(3) 熟悉 Nexys3 实验板。(4) 掌握运用 Verilog HDL 进行结构描述与建模的技术和方法。(5) 掌握二进制全加器的原理与设计方法。实验环境ISE Design Suite 14.6Digilent Adept Nexys3 实验板实验内容(算法、程序、步骤和方法)(1) 画出全加器的真值表并化简，得出输出变量的逻辑表达式。(2) 创立新的工程，根据逻辑表达式进行结构描述方式进行建模。(3) 新建测试文件，进行软件仿真。(4) 生成 BIT 文件，下载入 FPGA，进行硬件测试。代码：Module 文件：module Add(A,B,Ci,F,Co); A,B,Ci;output F,Co;wire A,B,Ci,F,Co;xor X1(F,A,B,Ci),X2(S2,A,B);and A1(S1,A,B),A2(S3,S2,Ci);or O1(Co,S1,S3); endmodule仿真文件：module test;reg A;reg B;reg Ci;// Outputswire F;wire Co;// Instantiate the Unit Under Test (UUT)Add uut (.A(A), .B(B), .Ci(Ci), .F(F), .Co(Co));initial begin// Initialize sA = 0;B = 0;Ci = 0;// Wait 100 ns for global reset to finish#100;// Add stimulus hereA = 0;B = 0;Ci = 1;#100;A = 0;B = 1;Ci = 0;#100;A = 0;B = 1;Ci = 1;#100;A = 1;B = 0;Ci = 0;#100;A = 1;B = 0;Ci = 1;#100;A = 1;B = 1;Ci = 0;#100;A = 1;B = 1;Ci = 1;#100;endendmodule(接上)实验内容(算法、程序、步骤和方法)数据记录和计算软件方程结果硬件测试结果：A B Ci F Co0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1结论(结果)经过实验，所设计的全加器输出的结果正确复合逻辑试验心得与小结学习了门级元件的使用，而且使用的是结构化建模，而不是行为建模，又是一次提高。指导教师评议成绩评定：指导教师签名：

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