可算是放寒假了。。。泪目！

简报

众所周知，74ls138是一种应用广泛的电子元器件。其本体共有3+3+8+1+1=16根引脚，其中，电源与接地口我们直接忽略掉吧（毕竟这兄弟俩也没什么大用处。。。也许吧）。因此，本篇文章将利用Verilog HDL对 74ls138 16个接口中的14个接口功能进行实现。

引脚

74ls138逻辑符号中的14个引脚及其功能如下：

地址端：共3个，按高低顺序组成二进制代码，通过数字的先后顺序对应8个数据输出端，为主要实现功能的端口之一。
输出端：为主要实现功能的端口之一，共8个，根据地址段输入的信息，不同的输出端将会作出相应反应（比如电平由高转低）注意：74ls138的8个输出端输出的为最小项的反，即默认状态下输出均为1。
选通端：共3个，为原件功能的开关。当且仅当一个选通端为高电平，其余两个选通端为低电平时，允许原件进行正常工作。

代码

根据上述内容，我们可以很容易地在Vivado上面利用Verilog HDL语言实现74ls138的功能。废话不多说，我们直接上代码。

module x74x138(
g1,g2,g3,a,y
);                                   //定义模块
input           g1,g2,g3;
input     [2:0] a;
output    [7:0] y;                   //声明输入输出量 这一步不能放到定义模块中去
reg       [7:0] y=0;                 //作为变量要声明为regalways @ *beginif(g1 && ~g2 && ~g3)                 //选通端case(a)7:y= 8'b01111111;6:y= 8'b10111111;5:y= 8'b11011111;4:y= 8'b11101111;3:y= 8'b11110111;2:y= 8'b11111011;1:y= 8'b11111101;0:y= 8'b11111110;default: y= 8'b11111111;endcaseelsey= 8'b11111111;end
endmodule

以上为74ls138的Verilog HDL代码。我用的FPGA设计套件是Vivado，下面是对应的仿真文件。

module SIM;reg        g1;reg        g2;reg        g3;reg  [2:0] a;wire [7:0] y;x74x138 u1(g1,g2,g3,a,y);initial beging1=0;g2=0;g3=0;a=0;#100;g1=1;g2=0;g3=0;endalways #100 a=a+1;
endmodule

在仿真文件里，我们先令选通端均为低电平，在100ns后，改变电平状态，启动原件，并在每100ns将a的数值+1，以便验证功能。

仿真效果

仿真显示当选通端不符合规定时,原件并不会实现功能。在选通端符合规定后，根据地址段对应的数字的变化，输出端相应位置的电平会由高转低，符合我们的预期。

小结

讲真的，我自己都感觉这个东西写上去有点简单，不会有多少人会看。但是，我还是要把它认真的写出来，毕竟，这是我设计的第一个硬件，懂的都懂（刚学的时候这些东西都是能让我抓狂的。。。），所以将他们写出来。一来便于对硬件的理解，二来帮助刚刚接触到Verilog HDL的同仁更好的对代码和仿真文件进行一定的理解。就这样吧。这几天要是有时间我会把我初期写的一些代码发出来，正好当做我博客的头几篇文章（别说，还真合适）。各位，拜拜喽！

Verilog HDL的简单应用之74ls138功能的实现相关推荐

Verilog HDL的简单应用之74ls148功能的实现
不知为何,人是一种对3和1情有独钟的生物简报众所周知,74ls148是和74ls283.74ls151还有74ls138一样应用广泛的电子元器件.而且功能还存在一些微妙的地方.其本体共1+1+1+ ...
Verilog HDL的简单应用之74ls283功能的实现
我的错,人神共愤,天理难容-- 简报众所周知,74ls283是和74ls151还有74ls138一样应用广泛的电子元器件,其本体共有1+4+4+4+1+1+1=16根引脚,鉴于电源和接地引脚仍旧&q ...
Verilog HDL的简单应用之74ls160功能的实现
结束喽! 简报这是集成同步加法计数器,也是简单元器件的FPGA实现系列的最后一篇.希望能够对和笔者一样刚刚接触到FPGA的朋友们有所帮助,有所广益.下面,笔者将对74ls16x(x=0,1,2,3) ...
Verilog HDL的简单应用之74ls194功能的实现
没想到吧[滑稽] 简报啊哈哈,一定有人觉着这个系列会终止.然而,没有写时序的笔者又岂是会随意咕咕的[doge].下面,笔者将要用Verilog HDL在Vivado环境下对74ls194的功能进行实 ...
【Verilog HDL学习之路】第二章 Verilog HDL的设计方法学——层次建模
2 Verilog HDL的设计方法学--层次建模重要的思想: 在语文教学中,应该先掌握核心方法论,再用正确的方法论去做题目,这样能够逐渐加深对于方法论的理解,做题的速度和准确率也会越来越高. 在V ...
五分钟快速过完Verilog HDL基本概念(1)
Verilog既是一种行为描述的语言也是一种结构描述语言.Verilog模型可以是实际电路的不同级别的抽象.这些抽象的级别包括: 系统级(system):用高级语言结构实现设计模块的外部性能的模型. ...
【 Verilog HDL 】函数（function）与任务（task）简单介绍
背景关于函数和任务,是我这几天一直想写的内容,原因在于我上篇博文:Verilog HDL 使用规范(一),最后提到的问题,关于代码书写的规范中,要求:用一个函数(function)来代替表达式的多次 ...
[D-VI] my_second_fpga（1位加法器 Verilog HDL抽象级别 modelsim-altrea功能仿真综合器）
1 my_second_fpga 1.1 平台 OS:Win7 x64 EDA软件:Quartus II 13.1 FPGA平台:DE1-SOC 1.2 目标用Verilog HDL不同的抽象能力设 ...
(多图) 基于Verilog HDL的FIR数字滤波器设计与仿真
引言:数字滤波器是语音与图像处理.模式识别.雷达信号处理.频谱分析等应用中的一种基本的处理部件,它能满足波器对幅度和相位特性的严格要求,避免模拟滤波器所无法克服的电压漂移.温度漂移和噪声等问题.有限冲 ...
【 Verilog HDL 】HDL的三种描述方式
当我们使用HDL代码描述硬件功能的时候,主要有三种基本描述方式,即结构化描述方式.数据流描述方式和行为级描述方式.通过本次总结,我们将明白到底我们描述的电路是什么方式描述的. 结构化描述方式结构化描 ...

Verilog HDL的简单应用之74ls138功能的实现

简报

引脚

代码

仿真效果

小结

Verilog HDL的简单应用之74ls138功能的实现相关推荐

最新文章

热门文章