ZedBoard+Vivado(三)——自定义AXI外设IP核实现流水灯

硬件：Zedboard
软件：Vivado2018.2 + Win10

1 设计

功能：流水灯
语言：Verilog + C
流程：创建工程->创建AXI外设IP核->IP Integrator->综合、实现、生成Bitstream->SDK

功能图如下，图中的GPIO IP使用自定义的AXI外设，而不使用AXI_GPIO

2 流程

2.1 创建工程

参考ZedBoard+Vivado(一)

2.2 创建AXI外设IP核

点击Tools->Create and Package New IP

点击Next

选择Create a new AXI4 peripheral

默认或者手动输入相关描述

使用AXI-Lite，Slave模式

选Add IP to the repository，以便我们后续添加该IP核，点Finish

2.2 IP Integrator

IP INTEGRATOR->Create Block Design，在add IP中输入myip和ZYNQ7 Processing System，并其加入到Diagram中

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