2021计算机组成原理总复习
期末考试题型：
一、选择题（10 小题，共 20 分）
二、判断题（10 小题，共 10 分）
三、计算题（3 小题，共 18 分：IEE754、寻址方式、汇编程序分析）
四、指令流程和微指令（16 分：传送指令、双操作数指令）
五、主存设计（14 分，PPT 例题、作业题）
六、汇编程序设计题（ 2 小题，22 分，完整程序设计【数据段、代码段、堆栈段、附加段】、部分程序设计）
复习范围：计算机组成原理第 1-5 章，微型计算机接口技术第 2,3,4,6 章。
复习资料：教材、作业、期中试卷、PPT、以下资料（计算机组成原理复习 .PPT+ 指令和伪指令复习(12.7).pdf）
第一章、计算机的基本概念
1.冯诺依曼的结构特点：二进制表示信息，存储程序的工作方式，5大部分。
2.硬件系统5大部分：运算器，控制器，存储器，输入设备，输出设备。
其中运算器和控制器统称CPU
3.硬件可以直接执行机器语言
4.存储系统：主存，辅存，高速缓存cache。
5.计算机硬件连接方式：总线。
例题
1、冯诺依曼思想包含三个方面
二进制表示信息，存储程序的工作方式，5大部分
2、编译方式和解释方式对源程序处理有什么区别
解释方式：程序运行时，去一条指令，将其转化为机器指令，再执行这条机器指令。
编译方式：程序运行时之前，将程序的所有代码编译为机器代码，再运行这个程序。
3、汇编程序、汇编语言（汇编源程序）
汇编语言是任何一种用于电子计算机、微处理器、微控制器或其他可编程器件的低级语言，亦称为符号语言
4、控制流驱动和数据流驱动
数据流驱动，顾名思义就是数据驱动型(数据→指令)
控制流驱动与之相反，由指令去控制数据的存读(指令→数据)
5、计算机性能评价指标
1、运算速度：计算机运算速度是指每秒钟所能执行的指令条数，同一台计算机，执行不同的运算所需时间可能不同，因而对运算速度的描述常采用不同的方法。常用的有CPU时钟频率（主频）、每秒平均执行指令数(ips)等。
2、内存储器的容量：内存储器容量的大小反映了计算机即时存储信息的能力，内存容量越大，系统功能就越强大，能处理的数据量就越庞大。
3、外存储器的容量：外存储器容量越大，可存储的信息就越多，可安装的应用软件就越丰富。
4、I/O的速度：主机I/O的速度，取决于I/O总线的设计。这对于慢速设备（例如键盘、打印机）关系不大，但对于高速设备则效果十分明显。
5、显存：显存的性能由两个因素决定，一是容量，二是带宽。 容量大小决定了能缓存多少数据。而带宽方面，可理解为显存与核心交换数据的通道，带宽越大，数据交换越快。所以容量和带宽是衡量显存性能的关键因素。
6、名词
机器字长：CPU 一次能处理数据的位数。通常与 CPU 的寄存器的位数有关，单位 b（bit）
存储字长（按字节/字/双字节编址）：存储单元的位数。MDR 的位数反映了存储字长。
存储单元的个数：存储器中存储单元的个数。MAR 的位数反映了存储单元的个数。 如果MAR 为 N 位，则存储单元的个数为 2 的 N 次幂。
地址线条数：决定了存储单元的最大寻址范围，决定了 MAR 的位数和存储单元个数。
存储容量：存储容量=存储单元的个数*存储字长。单位 B（byte）
指令字长：一条指令中包含的二进制代码的位数。指令字长一般是存储字长的整数倍，
如果指令字长等于存储字长的 2 倍，需要 2 次访存来取出指令，因此，取指周期是机器周期的 2 倍
MDR定义：全称memory data register主存数据寄存器。
MAR定义：全称memory address register主存地址寄存器。
【例 1】某主存总容量为 64MB，按字编址，需要多少条地址线，MAR 位数是多少？
【例 2】若数据传输指令的元和目的操作数都采用变址寻址，指令字长为 48bit（包含形式地址），数据总线和地址总线为 16bit，则该指令的执行需要从存储器取指令、取源操作数，并送到目的存储单元，需要多少次访存？
第1次作业练习题
一、填空题
1、冯·诺依曼结构的特点是 （1）由五大基本部件组成,（2）采用二进制来表示指令和数据，（3）存储程序 。
2、主机由 CPU 和 主存储器 组成。
3、现在主要采用总线 结构作为微型计算机硬件之间的连接方式。
4、计算机系统由硬件 系统和 软件 系统构成。
5、计算机硬件系统由 运算器 、 控制器 、 存储器 、 输入设备 、 输出设备 部件组成。
6、软件系统分为 系统软件 和 应用软件 两大类。
7、计算机硬件系统结构的核心是数据通路结构。
8、基本字长一般是指处理器中参加一次定点运算操作数的位数。
9、主存的最大可编址单元数（编址空间）是由地址线的位数决定的。
10、主存的容量取决于主存的编址单元数和每个编址单元的位数。
二、选择题
1、通常划分计算机发展时代是以（ A ）为标准的 。
A.所用电子器件 B.运算速度 C.计算机结构 D.所有语言
2、冯·诺依曼计算机结构的核心思想是（ D ）。
A. 二进制运算 B. 有存储信息的功能 C. 运算速度快 D.存储程序控制
3、完整的计算机系统应包括（ D ）。
A. 运算器、存储器、控制器 B. 外部设备和主机
C. 主机和实用程序 D. 配套的硬件设备和软件系统
4、中央处理器（CPU）是指（ C ）。
A. 运算器 B. 控制器 C. 运算器和控制器 D. 运算器和存储器
5、计算机的存储系统是指（ D ）。
A. RAM B. ROM C. 主存储器 D. 高速缓存、主存和辅存
6、对计算机的软、硬件资源进行管理，是（ A ）的功能。
A. 操作系统 B. 数据库管理系统 C. 语言处理程序 D. 用户程序
7、计算机硬件能够直接执行的只有（ A ）。
A. 机器语言 B. 汇编语言 C. 机器语言和汇编语言 D. 各种高级语言
8、用于科学计算的计算机中，标志系统性能的主要参数是（ D ）。
A. 主频 B. 主存容量 C. MIPS D. MFLOPS
第二章、数据信息的表示方法
进制位的转换
非十进制转10进制：权值相乘再相加
十进制转非十进制，整数部分：除余下至上法；小数部分：乘积上至下法
二进制转8进制：选择小数点，小数点前后按三位相隔，不足补0，每个小部分转成8进制。
二进制转16进制：选择小数点。小数点前后按4位相隔，不足补0，每个小部分转成16进制
符号数表示
原码，反码，补码，移码
原码：符号位为0正1负+二进制数
原码，反码，补码的正数相同
负数反码：符号位+二进制数按位取反
负数补码：符号位+二进制数按位取反加1
移码为补码符号位取反。
IEEE754浮点数
S：一位，符号位
E：8位，阶码
M：23位，二进制尾数位
共32位
X=-1的S次方×1点M的2进制×2的e一次方
（E=e+127）
例题
1、二进制、十进制、十六进制转换；原码、补码、反码、移码，注意原码和反码的“0”的表示法。表示范围和精度
+0 -0
原码 00000000 10000000
补码 00000000 00000000
反码 00000000 11111111
移码 10000000 01111111
1)若寄存器的内容为 111111，若它等于-1，则为（B）
A、原码 B、补码 C、反码 D、移码
2)若寄存器的内容为 11111111，若它的真值为+127，则机器数为（D）
A．反码 B.补码 C.原码 D.移码
2、IEE754 表示法，掌握十进制和 IEEE754（32 位）之间的相互转换。
浮点数的表示方法（数符、尾数、阶码、阶符、尾数规格化）
3、算术移位、逻辑移位规则、溢出判断规则
逻辑移位，简单理解就是物理上按位进行的左右移动，两头用0进行补充，不关心数值的符号问题。
01010101>>3=00001010
01101011<<3=01011000
算术移位，同样也是物理上按位进行的左右移动，两头用0进行补充，但必须确保符号位不改变
(1). 原码 原码就是多了一个符号位，所以符号位不变，其余数值位当做逻辑移位来处理即可
(2). 反码 符号位不变，其余数值位当做逻辑移位来处理，但是对于负数，补0的时候应该补1
(3). 补码
左移：直接将数据最高有效位移入符号位，最低位补0
右移：符号位不变，同时用符号位补数值最高位。
第2次作业练习题
一、填空题
1、
2、将13/128转换为二进制数（（0.0001101） 2）。
3、设 X=-69，8位表示（含1位符号），则 的原码为（11000101）， X的补码为（10111011）， X的移码为（ 00111011 ）。
4、8位补码定点整数所能表示的绝对值最大的负数的值为（ -128 ）。
5、补码定点小数所能表示的绝对值最大的负数的值为（ -1 ）。
6、当浮点数的尾数为补码时，其为规格化数应满足的条件为（尾数的符号位和最高有效数值位不同）。
7、当浮点数的尾数为原码时，其为规格化数应满足的条件为（尾数的最高有效位始终为1）。
8、设某机字长16位，其定点小数能表示的最大正小数为（1-2^-15）。
9、 8位定点小数,补码表示，含一位符号位，若 X=0.1011，则 X补=（0.1011000）；若X=-0.1011，则X补 =（1.0101000）。
10、若X原 =1.0111,则 = ( 1.1110 )。
11、由Y补求（-Y）补的方法为（将Y补连同符号位一起变反后末位加1）。
12、已知某数的补码为11110101，算术左移一位后得到（ 11101010 ），算术右移一位以后得到（ 11111010 ）。
二、选择题
1、9位原码能表示的数据个数是（ C ）
A. 10 B. 9 C. 511 D. 512
2、9位补码能表示的数据个数是（ D ）
A. 10 B. 9 C. 511 D. 512
3、定点8位字长的字，采用补码表示，一个字所表示的整数范围是（ A ）
A. -128∽127 B. -129∽128 C. -127∽127 D. -128∽128
4、一个8位二进制整数，若采用补码表示，且由4个1和4个0组成，则最小值为（ D ）
A. -120 B. -7 C. -112 D. -121
5、已知 ，若要 X>1/2， 应满足（ A ）
A. 必须为1， 至少有一个1
B. 必须为1， 任意
C. 必须为0， 至少有一个1
D. 必须为0， 任意
6、在定点机中，下列说法错误的是（ A ）
A. 除补码外，原码和反码不能表示-1
B. +0的原码不等于-0的原码
C. +0的反码不等-0的反码
D. 对于相同的机器字长，补码比原码和反码能多表示一个负数
7、设寄存器内容为11111111，若其真值等于+127,则为（ D ）
A. 原码 B. 补码 C. 反码 D. 移码
8、在规格化浮点数表示中，保持其他方面不变，将阶码部分的移码表示改为补码表示，将会使数的表示范围（ C ）
A. 增大 B. 减少 C. 不变 D. 以上都不对
9、若9BH表示移码，其对应的十进制数是（ A ）
A. 27 B. -27 C. -101 D. 101
10、目前在微型机中采用的字符编码是（ C ）
A. BCD码 B. 十六进制代码 C. ASCII码 D. 汉明码
11、补码加/减法是指（ C ）
A. 操作数用补码表示，两尾数相加/减，符号位单独处理
B. 操作数用补码表示，符号位和尾数一起参加运算，结果的符号与加/减数相同
C．操作数用补码表示，连同符号位直接相加，减某数用加某数的机器负数代替，结果的符号在运算中形成
D. 操作数用补码表示，由数符决定两尾数的操作，符号位单独处理
12、两个补码数相加，采用1位符号位，当（ D ）时，表示结果溢出。
A. 符号位有进位
B. 符号位进位和最高数位进位异或结果为0
C. 符号位为1
D. 符号位进位和最高数位进位异或结果为1
13、在双符号位判断溢出的方案中，出现正溢出时，双符号位应当为（B ）
A. 00 B. 01 C. 10 D. 11
14、将8位二进制补码的十进制真值数121，扩展成16位二进制补码，结果用16进制表示为（ A ）
A. 0079H B. FF79H C.8079H D.FFF9H
15、将8位二进制补码的十进制数-121，扩展成16位二进制补码，结果用16进制表示为（ B ）
A. 0087H B. FF87H C.8079H D.FFF9H
16、已知 =C6H，计算机的字长为8位二进制编码，则 =（ A ）
A. 8CH B. 18H C. E3H D. F1H
三、计算题
1、若采用IEEE754短浮点数格式，请将十进制数37.25写成浮点数，并写出其二进制代码序列，再转换成16进制数。
2、若短浮点数IEEE754编码为BF400000H，则其代表的十进制数为多少？
解：
（1）将十进制数37.25转换为二进制数100101.01，
按IEEE754标准的短实数浮点格式要求将100101.01表示为1.0010101X25，故浮点数阶码的真值e=5，
于是，按IEEE754标准得到：
数符为：0；
阶码（移码）为：（e+127）=（5+127）10=（10000100）2
M=00101010000…0（共23位）
最后得到32位浮点数的二进制数代码序列为：
0,10000100,00101010000000000000000
0100,0010,0001,0101,0000,0000,0000,0000=42150000H
（2）短浮点数IEEE754编码的格式为：数符1位，阶码8位（移码表示），尾数M为23位。
（BF400000）16 =（1011 1111 0100 0000 0000 0000 0000 0000）2
即为：1 01111110 10000000000000000000000
真值符号为：-；
阶码真值=E-127=01111110-01111111=-1
尾数1.M二进制数为：1.1
浮点数二进制表示数为：-（1.1）X2^-1=(-0.11)2
所以其十进制为：-0.75
第三章、指令信息表示方法
显地址，隐地址
显地址：指令代码写明主存储器：单元地址码，寄存器号
隐地址：事先约定，指令不必给出，减少指令中的地址数（优点）
单地址：隐含约定目的地的双操作数，目的操作数的单操作数
零地址：不用操作数的指令，op指令（隐含约定寄存器），栈顶单元部分操作PUSH、POP
指令字长扩展
寻址方式
立即指令 指令直接给操作数
主存直接选址
寄存器直接寻址： R 寄存器内容就是操作数
主存间接寻址： @A
寄存器间接寻址： （R） 寄存器内容是操作数地址
自减型寄存器间接寻址： -（R）先减后取
自增型寄存器间接选址： （R）+ 先取后加
堆栈选址： SP
基地选址
变址选址： X（R）
寄存器内容=位移量+基准地址
有效地址EA=D+（RX）
操作数S=（EA）
双重间址：@（R）+ 模型机 寄存器内容是操作数地址的地址
例子
某主存储器部分单元的地址码与存储器内容对应关系如下：
地址码 存储内容
1000H A307H
1001H 0B3FH
1002H 1200H
1003H F03CH
1004H 1002H
(1)若采用寄存器直接寻址方式R0读取操作数，指定寄存器R0的内容为1002H,则操作数是多少？
(2)若采用寄存器间址方式(R0)读取操作数，指定寄存器R0的内容为1002H,则操作数的地址和操作数分别是多少？
(3)若采用自增型寄存器间址方式(R0)+读取操作数，R0内容为1000H,则操作数是多少？指令执行完成后R0的内容是多少？
(4)若采用自减型寄存器间址方式-(R1)读取操作数，R1内容为1003H,则操作数是多少？指令执行完成后R1的内容是多少？
(5)若采用变址寻址方式X(R2)读取操作数，指令中给出形式地址d=3H,变址寄存器R2内容为1000H,则操作数是多少？
(6)若采用自增型双重间址方式@(R0)+读取操作数，R0内容为1004H,则操作数是多少？
解：
（1）1002H
（2）1002H，1200H
（3）A307H，1001H
（4）1200H，1002H
（5）F03CH
（6）1200H
第3次作业
一、选择题
1、一个计算机系统采用32位单字长指令，地址码为12位，如果定义了250条二地址指令，那么单地址指令的条数最多有（ D ）。
A. 4K B. 8K C. 16K D. 24K
【注】二地址指令的操作码字段8位，现定义了250条二地址指令，采用扩展操作码技术，留下6个扩展标志，每个扩展标志可以扩展2^12=4k 条一地址指令，故共有24K条一地址指令。
2、一条指令有64位，存储器按字节编址，读取这条指令后，PC的值自动加（ D ）。
A. 1 B. 4 C. 6 D. 8
【注】64bit=8Byte
PC(Program Counter,PC)用来存放当前欲执行指令的地址，它与主存的MAR之间有一条直接通路，且具有自加1的功能，即可形成下一条指令的地址。
3、在寄存器间接寻址方式中，操作数应该在（ D ）中。
A. 寄存器 B. 堆栈栈顶 C. 累加器 D. 主存单元
4、为了缩短指令中某个地址码的位数，而指令的执行时间又相对短，则有效的寻址方式是（ B ）。
A. 立即寻址 B. 寄存器寻址 C. 直接寻址 D. 寄存器间接寻址
【注】为了缩短指令中某个地址段的位数，有效的方法是采取寄存器寻址。
由于计算机中寄存器的数量一般很少，采用寄存器寻址时可用少量的代码来指定寄存器，
这样可以减少对应地址段的代码位数，也可减少整个指令的代码长度。
5、指令操作所需的数据不会来自（ D ）。
A. 寄存器 B. 指令本身 C. 主存 D. 控制存储器
6、在变址寄存器寻址方式中，若变址寄存器的内容是4E3CH，指令中的形式地址是63H，则它对应的有效地址是（ D ）。
A. 63H B. 4D9FH C. 4E3CH D. 4E9FH
7、在存储器堆栈中，保持不变的是（ C ）。
A. 栈顶 B. 栈指针 C. 栈底 D. 栈中的数据
8、将子程序返回地址放在（ B ）中时，子程序允许嵌套和递归。
A. 寄存器 B. 堆栈 C. 子程序的结束位置 D. 子程序的起始位置
9、I/O编址方式通常可分为统一编址和独立编址，（ B ）。
A. 统一编址是将I/O端口地址看做是存储器地址的一部分，可用专门的I/O指令对外设进行访问；
B. 独立编址是指I/O端口地址和存储器地址是分开的，所以对I/O访问必须有专门的I/O指令；
C. 统一编址是指I/O端口地址和存储器地址是分开的，所以可用访存指令实现CPU对设备的访问；
D. 独立编址是将I/O端口地址看做是存储器地址的一部分，所以对对外设进行访问必须有专门的I/O指令。
10．将外围设备与主存统一编址，一般是指（ D ）。
A. 每台设备占一个地址码 B. 每个外围接口占一个地址码
C. 每台外设由一个主存单元管理 D. 接口中的有关寄存器各占一个地址码
将I/O接口中的有关寄存器与主存单元统一编址,一般由地址码中高端（地址值大）的一段区域分配给I/O端口
11．指令格式中的地址结构是指（ D ）。
A. 地址段占多少位 B. 指令中采用几种寻址方式
C. 指令中如何指明寻址方式 D. 指令中给出几个地址
12．减少指令中地址数的办法是采用（ D ）。
A. 变址地址 B. 寄存器寻址 C. 寄存器间址 D. 隐地址
13．采用隐式I/O指令，是指用（ D ）实现I/O操作。
A. I/O指令 B. 通道指令 C. 硬件自动 D. 传送指令
14．为了缩短指令中某个地址段（或地址码）的位数，有效的方法是采取（ D ）。
A. 立即寻址 B. 变址寻址 C. 间接寻址 D. 寄存器寻址
15．单地址指令（ C ）。
A. 只能对单操作数进行加工处理 B. 只能对双操作数进行加工处理
C. 既能对单操作数进行加工处理，也能对双操作数进行运算
D. 无处理双操作数的功能
16．以下关于零地址指令，其中错误的是（ D ）。
A. 可以是不需要操作数的指令 B. 可以是一条单操作数指令
C. 可以是双操作数指令
D. 无处理双操作数的功能
17．在以下寻址方式中，哪一种可缩短地址字段的长度（ C ）。
A. 立即寻址 B. 直接寻址 C. 寄存器间址 D. 存储器间址
18.隐地址是指( C )的地址。
A. 用寄存器号表示 B. 存放在主存单元中
C. 事先约定,指令中不必给出 D. 存放在寄存器中
19、假设变址寄存器R的内容是1000H，指令中的形式地址为2000H；
地址1000H中的内容为2000H，地址2000H中的内容为3000H，地址3000H的内容为4000H，
则变址寻址方式下访问到的操作数是（ D ）。
A. 1000H B. 2000H C. 3000H D. 4000H
EA=1000H+2000H=3000H
S=4000H
20、模型机某条指令ADD (R1) , X(R0)，则该指令从取指开始到执行完成共需访存的次数为（ C ）。
A. 1 B. 4 C. 5 D. 6
ADD (R1) , X(R0)二地址的加法指令同样需要访问5次主存。第一次从主存地址中取指令，第二次从主存地址中取操作数，第三四次从主存地址中取操作数，第五次将加法结果存放到主存单元中
系统结构：不同地址数据指令的访存次数_ABeiTian的博客-CSDN博客_零地址指令访存次数https://blog.csdn.net/mmphhh/article/details/101167756
二、计算题
1、某指令字长12位，每个地址字段4位，若要求有12条双操作数指令，问单操作数一地址指令最多可有多少条？
解： 4*16=64条
2.某主存储器部分单元的地址码与存储器内容对应关系如下：
地址码 存储内容
1000H A307H
1001H 0B3FH
1002H 1200H
1003H F03CH
1004H 1002H
(1)若采用寄存器直接寻址方式R0读取操作数，指定寄存器R0的内容为1002H,则操作数是多少？
(2)若采用寄存器间址方式(R0)读取操作数，指定寄存器R0的内容为1002H,则操作数的地址和操作数分别是多少？
(3)若采用自增型寄存器间址方式(R0)+读取操作数，R0内容为1000H,则操作数是多少？指令执行完成后R0的内容是多少？
(4)若采用自减型寄存器间址方式-(R1)读取操作数，R1内容为1003H,则操作数是多少？指令执行完成后R1的内容是多少？
(5)若采用变址寻址方式X(R2)读取操作数，指令中给出形式地址d=3H,变址寄存器R2内容为1000H,则操作数是多少？
(6)若采用自增型双重间址方式@(R0)+读取操作数，R0内容为1004H,则操作数是多少？
解：
（1）1002H
（2）1002H，1200H
（3）A307H，1001H
（4）1200H，1002H
（5）F03CH
（6）1200H
第四章 CPU系统
1.CPU基本组成（要求背默）
各种寄存器的作用
通用寄存器组 R0 R1 R2 R3：提供操作数，运算结果，地址指针，计数器多个功能
暂存器 C D ：暂存中间过程信息
地址寄存器 MAR：存放未访问的单元地址
数据缓冲寄存器 MDR：存放CPU与主存交换的数据
指令寄存器 IR（Instruction Register）：存放正在执行的指令
程序计数器 PC：存放后续指令地址
堆栈指针 SP（Stack pointer）：堆栈
程序状态寄存器 PSW（Program Status Word）：记录现行程序运行状态与指示程序的工作方式
2.区别
组合逻辑控制方式与微程序控制
组合逻辑控制方式
用组合逻辑电路形成逻辑或由微命令发生器发出所需微命令
优点：产生微命令快，执行效率高
缺点：设计不规整，设计效率低，不易修改。
应用：高速、小规模计算机
微程序控制
若干微命令——>一条微指令
若干微指令——>一段微程序——>一条机器指令
微程序——>控制存储器中
优点：设计效率高，易修改
缺点：速度慢，执行效率低
应用：速度不高，功能复杂的机器（系列机）
同步控制与异步控制
同步控制
明显时间划分
时钟周期时间固定
严格同步定时
异步控制
无固定时间周期
异步应答
速度差异大
总线对比
同步总线
特点：统一时序，有严格时间控制
优点：时序简单，易于设计
缺点：时间安排不合理
应用：CPU内部系统，系统总线，工作速度差不多
异步总线
特点：无统一时序，异步应答
优点：时间紧凑合理
缺点：控制设计复杂
应用：异步系统总线，工作速度差异大。
3.CPU指令流程（背）
MOV指令
双操作数
微命令
例题
3.1 概述
1、运算部件（多路选择器、锁存器）
2、数据缓存部件（Cache L1、L2、L3）
3、寄存器
各种寄存器的作用（R0~R3、PSW 、PC、SP 、IR 、MAR、MDR、C、D）：哪些是可编程寄存器，哪些是不能编程访问的。
可编程控制部件
1)通用寄存器Ri，i可编程，一般成对出现
2)程序计数器PC，用途：指示指令在存储器中存放位置
取址结束后，PC内容增加(可编程)
３)程序状态寄存器PSW，有两个空位(可编程)
４)堆栈指针SP，与R相似，因其特殊进出方式单独分出
PC>PSW>SP>Ri
不可编程控制部件
1)指令寄存器IR：存放现行指令
2)暂存器，C和D不可编程，不能被CPU编程访问
3)地址寄存器MAR—>地址总线
4)数据寄存器MDR数据总线
MAR、MDR是CPU联系存储器和外设之间的桥梁
4、控制部件
（1）控制部件的输入信号包括 IR、PSW、PC 、时序系统、I/O 请求、复位信号
（2）按照微命令产生方式，控制器分为组合逻辑控制器和微程序控制器。
（3）一般指令的读取和执行分为取指令、取源操作数、取目的操作数、执行阶段
（4）微命令：在计算机中用来控制微操作（如逻辑门的开或关、寄存器的打入或清除等操作）的控制命令称为微命令，也称为微操作控制信号。
（5）组合逻辑控制：简单地讲，由硬连逻辑电路产生微命令的方式称为组合逻辑控制方式。
它的基本思想如下：综合、化简产生微命令的条件，形成相应逻辑式，并用组合逻辑电路实现；
执行指令时，由组合逻辑电路(微命令发生器)在相应时间发出所需微命令，控制有关操作。
（6）微程序控制：简单地讲，由微指令译码产生微命令的方式称为微程序控制方式。
它的基本思想如下：将若干微命令编制成一条微指令，控制实现一步操作；将若干微指令组成一段微程序，
解释执行一条机器指令；将微程序事先存放在控制存储器中，执行机器指令时再取出。
5、时序部件
（1）时序信号：周期、节拍、脉冲
把一个CPU工作周期分为若干个相等的时间段，每一个时间段对应一个电位信号，称为节拍电位信号；在一个节拍内，常常设置一个或几个工作脉冲，作为各种同步脉冲的来源。
（2）时序系统：产生时序信号的部件，由 1 个低频振荡器和倍频逻辑组成
（3）指令周期、工作周期、总线周期、时钟周期、时钟信号
（4）同步控制、异步控制、扩展同步控制
1.同步控制方式
含义：在任何情况下，已定的指令在执行时所需的机器周期数和时钟周期数都是固定不变的。
同步控制方式可选方案：
（1）采用完全统一的机器周期执行各种不同的指令。
具有相同的节拍电位数和相同的节拍脉冲数。（对简单指令和简单操作造成浪费）
（2）采用不定长机器周期。
大多数操作在较短机器的周期完成，对一些时间紧张的操作，采取延长机器周期。
（3）中央控制与局部控制结合。
中央控制：将大部分指令安排在固定的机器周期完成。
局部控制：对少数复杂指令（乘、除、浮点运算）采用那个另外的时序进行定时。
2.异步控制方式
特点：每条指令、每个操作控制信号需要多少时间就占用多少时间。没有固定的CPU周期数（节拍电位）或严格的时钟周期（节拍脉冲）与之同步。
3.联合控制方式
含义：同步控制方式和异步控制方式结合。
两种情况：
（1）大部分操作序列安排在固定的机器周期中，对某些时间难以确定的操作则以执行部件的“回答”信号作为本次操作的结束。
（2）机器周期的节拍脉冲数固定，但是各条指令周期的机器周期数不固定。
1、PSW 寄存器的特征位是程序员设置的（ ）
x
特征位也叫标志位，用来反映当前程序的执行状态。
指令执行后，CPU根据执行结果设置相应特征位，作为决定程序流向的判断依据，常见有5种。另有编程设定位。
以上标志位的状态是由指令执行的结果决定的。
2、MAR 寄存器是采用双向三态门或者 OC 组件构成。（ ）
x
3、暂存器 C 用于存放源操作数或者源操作数地址，暂存器 D 存放目的操作数或者目的操作数地址（ ）
v
4、IR 寄存器适用于存放当前指令地址（ ）
x
5、现代微处理器缓存采用三级缓存 L1、L2 和 L3，三级缓存都部署与 CPU 内部。（ ）
v
6、CM 属于 CPU 的一部分（ ）
V
Celeron-M移动处理器
7、时序系统里面有一个启停控制逻辑，它的作用是()
保证可靠的送出完整脉冲，并且产生一个总清信号/ 复位信号，对计算机相关部件进行初始化。
8、晶体振荡器产生的时钟频率低于 CPU 的主频（ ）
V
9、同步控制的同一时序信号都由 CPU 产生（）
X
10、同步控制的时钟周期长度固定不变（）
v
11、异步控制方式是指（）
各项操作不受统一时序信号【如时钟周期】的约束，各部件之间数据传输采用应答方式。
12、扩展同步控制根据实际时间分配时钟周期数，时钟周期长度不变（ ）
V
13、计算机工作的最小时间周期是（ ）
A、时钟周期 B、指令周期 C、总线周期 D、工作脉冲
D
14、时序控制方式中，有一种方式，是总线周期中允许插入延长周期，其含义是（ ）
A、将一个总线周期延长为多个总线周期
B、在一个时钟周期内插入新的总线周期
C、在总线周期内增加新的总线周期
D、在一个总线周期内，延长时钟周期长度
B
3.2 指令系统
1、指令格式
简化地址结构、操作码（固定操作码、扩展操作码、复合型操作码）
（1）简化地质结构的基本途径
在指令中减少显地址的数量，即使用隐地址方式给出地址，指令中的地址（段）个数就可减少。
（2）减少指令中地址信息的位数的方法
采用寄存器寻址、寄存器间址等以寄存器为基础的寻址方式可以大大减少指令中一个地址的信息位数。
（3）显地址
在指令代码中明显给出的地址，如在指令中写明操作数的主存单元地址或寄存器号，则这种地址称为显地址。
（4）隐地址
在指令中不明显给出地址码，地址以隐含方式约定，这种隐含约定的地址称为隐地址。
1、指令长度和机器字长有什么关系？
解：指令长度与机器字长没有固定的关系，指令长度可以等于机器字长，也可以大于或小于机器字长。
2、假设指令系统的指令字长 16 位，地址位 4 位，若两地址指令需要 12 条，单地址指令需要 12 条，那么零地址指令最多有（ ）条。
2、寻址方式
指令中以什么方式提供操作数或操作数地址，称为寻址方式。
（1）立即寻址：由指令直接给出操作数，在取出指令的同时也就取出了可以立即使用的操作数，这种寻址方式称为立即寻址。
（2）直接寻址：由指令直接给出操作数地址，根据该地址可以从主存（或寄存器）中取出操作数，或向主存（或寄存器）写入数据，这种寻址方式称为直接寻址。
（3）寄存器寻址：在指令中给出寄存器号，从该寄存器号所指的寄存器中取出操作数或将数据传送到该寄存器号所指的寄存器中。这种寻址方式实为寄存器直接寻址。
（4）间接寻址：在指令中给出间址单元地址码（即操作数地址的存放单元地址），按照该地址访问主存中该间址单元，从中读取操作数地址，接着按操作数地址再次访问主存，从该单元中读取或向该单元写入操作数。
a）寄存器间址：由指令给出寄存器号，在该寄存器号所指定的寄存器中存放着操作数地址，按此地址访问主存，读取或写入操作数。
b）间址单元：在间接寻址方式中，存放操作数地址的主存编址单元称为间址单元。
（5）变址寻址：在指令中的地址部分给出一个形式地址，并且指定一个寄存器作为变址寄存器，将变址寄存器的内容（称为变址量）与形式地址相加，得到操作数地址（称为有效地址）；按有效地址访问主存，从相应的主存单元中读得操作数或向该单元写入数据。
形式地址作为基准地址
（6）基址寻址：在指令中给出一个形式地址（作为位移量），并且指定一个寄存器作为基址寄存器（该基址寄存器内容作为基准地址）；将基址寄存器内容和形式地址相加，其和作为操作数有效地址；按有效地址访问主存，从该单元读取操作数或向该单元写入数据。
寄存器内容作为基准
（7）相对寻址：指用程序计数器 PC 的内容作为基准地址，指令中给出的形式地址作为位移量的基址寻址方式。
（8）页面寻址：将程序计数器 PC 的高位段作为操作数有效地址的高位段，指令中给出的形式地址作为操作数有效地址的低位段，将这两部分拼接构成操作数有效地址，这种寻址方式称为页面寻址方式。
（9）堆栈
一种按“后进先出”（或称“先进后出”）存取顺序进行存取的存储结构。
a）栈顶：堆栈是一个连续的存储区，其一端固定称为栈底，存放最先压入的数；堆栈的另一端是浮动的，称为栈顶，对堆栈的读写都是对栈顶单元进行的；对堆栈的寻址也就是对栈顶单元的寻址，随着堆栈操作的进行，栈顶位置也发生变化。
b）堆栈指针：指用于指向栈顶位置的寄存器 SP，堆栈指针 SP 的内容是栈顶单元地址。
模型机：双重间址@(R)+、变址 X(R)
1、若某个主存储器部分的地址单元与主存内容对应关系如下：
地址码 存储内容
1000H A307H
1001H 0B3FH
1002H 1200H
1003H F03CH
1004H D024H
（1）若采用寄存器间接寻址方式读取操作数，指定寄存器 R0 的内容是 1002H，则操作数是多少？
操作数是 1200H
（2）若采用自增型寄存器间址方式(R1)+读取操作数，R1 内容是 1000H，则操作数是多少？指令执行完后 R1 内容是多少？
操作数是 A307H，指令执行后 R0 的内容变为 1001H
（3）若采用自减型寄存器间址-(R2)读取操作数，R2 内容为 1003H，则操作数是多少？指令执行完后 R2 内容是多少？
操作数是 1200H，指令执行后 R1 的内容为 1002H
（4）若采用变址寻址方式 X(R3)读取操作数，指令中给出的形式地址 d=3H，变址寄存器R3 的内容是 1000H，则操作数是多少？
操作数为 F03CH。
2、假设 R0 的内容为 2000H，R1 的内容为 2500H，（2000H）=3000H，(3000H)=4000H，则指令“MOV R1，@(R0)+”执行后，R0 的内容为（），R1 的内容为（），(2000H)的内容为（），(3000H)的内容为（ ）。
2001H，4000H，3000H，4000H
3、若数据传输指令的源和目的操作数都采用变址寻址，指令字长为 48bit（包含形式地址），数据总线和地址总线为 16bit，则该指令的执行需要从存储器取指令、取源操作数，并送到目的存储单元，需要多少次访存？（ ）
5
4、隐地址是指()的地址。
A. 用寄存器号表示 B. 存放在主存单元中
C. 事先约定,指令中不必给出 D. 存放在寄存器中
C
5、指令 ADD（R0），@（R1）+的指令长度是 3 字节（存储器按字节编址），则指令从取指开始执行，共需要（ ）次访问存储器。
7
读取指令3次
双重自增型间址寻址2次
寄存器间接寻址1次
结果存1起来次
3、运算部件
运算器的核心部件是（ ALU ）,一般应具有（ 算术运算 ）与（ 逻辑运算 ）两大类运算能力。
1、并行加法器的运算速度取决于全加器单元的速度。（ x）
2、串行进位链是串行加法器中的进位链。（ v）
3、用 4 片 74181 和 1 片 74182 可组成（ ）
A、组内并行进位，组间串行进位的 16 位 ALU
B、组内并行进位，组间并行进位的 16 位 ALU
C、组内串行进位，组间串行进位的 16 位 ALU
D、组内串行进位，组间并行进位的 16 位 ALU
B
4、模型机 CPU 设计方法
（1）指令系统
（2）寻址方式：寄存器寻址、寄存器间址、自减型寄存器间址、自增型寄存器间址、自增型双重间址、相对寻址、跳步
（3）指令类型：双地址指令、单地址指令、转移指令
（4）模型机的数据通路结构
（5）指令流程和微命令
传送指令、双操作数指令
中断周期
（6）组合逻辑控制器
时序系统（工作周期【6 个触发器】、时钟周期【计数器】、工作脉冲）
机器字长：CPU 一次能处理数据的位数。通常与 CPU 的寄存器的位数有关, 单位 b（bit）
存储字长（按字节/字/双字节编址）：存储单元的位数。MDR 的位数反映了存储字长。
存储单元的个数：存储器中存储单元的个数。MAR 的位数反映了存储单元的个数。 如果MAR 为 N 位，则存储单元的个数为 2 的 N 次幂。
地址线条数：决定了存储单元的最大寻址范围，决定了 MAR 的位数和存储单元个数。
存储容量：存储容量=存储单元的个数*存储字长。单位 B（byte）。
【例 1】8086模型机的机器字长是16位，某主存总容量为 64MB，按字编址，需要多少条地址线，MAR 位数是多少？(25，25)
按字节编址与按字编址_lzf的博客-CSDN博客_按字编址和按字节编址https://blog.csdn.net/qq_26222859/article/details/50558253
【例 2】若数据传输指令的源和目的操作数都采用变址寻址，指令字长为 48bit（包含形式地址），数据总线和地址总线为 16bit，则该指令的执行需要从存储器取指令、取源操作数，并送到目的存储单元，需要多少次访存？（5）
取指令1次
R1变址寻址2次:先取基准地址,还需要再访存得到操作数
R0变址寻址1次:取基准地址,不需要操作数
存起来1次
【例 2】模型机中，MOV X(R0)， X(R1)，则该指令的执行需要从存储器取指令、取源操作数，并送到目的存储单元，需要多少次访存？（5）
取指令1次
R1变址寻址2次:先取基准地址,还需要再访存得到操作数
R0变址寻址1次:取基准地址,不需要操作数
存起来1次
【例 3】模型机中，MOV (R0)， @(R1)+，则该指令的执行需要从存储器取指令、取源操作数，并送到目的存储单元，需要多少次访存？（4）
取指令1次
R1 2次
存起来1次
【例 4】模型机中，执行指令 JSR @(R0)+后，PC 和 SP 的值如何改变？
（ SP-1->SP ,PC 值压栈后，PC 值变为子程序入口地址 ）
执行 RST (SP)+指令后， PC 和 SP 的值如何改变？
（PC 出栈，SP+1->SP）
（7）微程序控制器
一条机器指令的执行分为若干步，将每一步操作所需的微命令按照固定格式进行编码，并存储成一条微指令，多条微指令构成一段微程序，这段微程序对应一条机器指令。
机器在执行指令过程中，每一步（时钟周期）取出一条微指令，经过译码后，产生一组控制信号（微命令），控制各个部件的操作。控制存储器（Control memory,CM,控存）：只读存储器，存储可以经过译码产生控制信号的微程序（经过按照一定规则进行编制）。
1、控制存储器 CM 是（）的一种存储器
A、用于存储汇编指令 B、用于存储显示字符
C、位于 CPU 内部 D、用于存储指令流程
C
2、后续微地址的形成有（增量和断定）两种，其中按照目的操作数寻址方式实现分支属于（断定）方式
3、对微指令编码，采用分段编译法，下面说法正确的是（）
A、如果 K 个字段，则可提供 K 个微命令
B、微命令的数量与段的数量和各段长度都有关系
C、微命令的数量和段的数量没有关系，只与微指令的总长度有关
D、以上三种都不正确。
B
第4次作业练习题
一、选择题
1．在同步控制方式中（ C ）。
A. 各指令的执行时间相同 B. 各指令占用的节拍数相同
C. 由统一的时序信号进行定时控制 D. 每个时钟周期（节拍）长度不固定
2．异步控制方式常用于（ C ）。
A.CPU控制 B. 微程序控制 C. 系统总线控制 D. CPU内部总线控制
3．模型机中CPU（ A ）才能响应DMA请求。
A. 必须在一条指令执行完毕 B. 可在任意时钟周期结束
C. 在一个总线周期中 D. 在判明设有中断请求之后
4．在同步控制方式中（ A ）。
A. 每个时钟周期（节拍）长度固定 B. 各指令的时钟周期数不变
C. 每个工作周期长度固定 D. 各指令的工作周期数不变
5. 扩展同步总线（ B ）。
A. 允许时钟周期长度可变 B. 允许总线周期长度可变
C. 无时钟周期划分 D. 无总线周期划分
6. 扩展同步控制方式描述不正确的是（ C ）。
A. 各操作由时序信号触发 B. 操作之间的时间间隔可以调整
C. 无统一时序 D. 操作之间的时间间隔是时钟周期的倍数
7．通用寄存器是（ D ）。
A. 可存放指令的寄存器 B. 可存放程序状态字的寄存器
C. 本身具有计数逻辑与移位逻辑的寄存器 D.可编程指定多种功能的寄存器
8．程序状态字寄存器的内容（ D ）。
A. 只能由程序置位给定 B. 不能由程序置给定
C. 只能由运行结果置定 D. 既能由运行结果置位，也能由程序置位
9. 下列寄存器中，汇编语言程序员可见的是（ B ）。
A. 存储器地址寄存器（MAR） B. 堆栈指针（SP）
C. 存储器数据寄存器（MDR） D. 指令寄存器（IR）
10．组合逻辑控制器的时序系统提供的三级时序信号是（ B ）。
A. 指令周期、工作周期、节拍 B. 工作周期、节拍、脉冲
C. 指令周期、机器周期、时钟周期 D. 指令周期、微指令周期, 时钟周期
11. 下列哪个工作周期用于I/O传输控制（ B ）
A. 取指周期 B. 中断周期 C. 源周期 D. 执行周期
12. 以下关于模型机取指周期描述错误的是（ B ）
A. 将指令从主存取出并送入IR，同时修改PC寄存器内容
B. 取指周期结束后一定进入源周期
C. 每条指令执行都必须经历的公共操作
D. 完成的操作与指令操作码无关
13. 以下关于模型机源周期描述错误的是（ C ）
A. 如果需要从主存中读取源操作数则进入该周期；
B. 源周期中读取的操作数一定暂存在C寄存器
C. 如果需要读取源操作数就进入该周期
D. 若是寄存器直接寻址则无需进入该周期
14．在微程序控制中，机器指令和微指令的关系是（ B ）。
A. 每一条机器指令由一条微指令来解释执行
B. 每一条机器指令由一段微程序来解释执行
C.一段机器指令组成的工作程序，可由一条微指令来解释执行
D. 一条微指令由若干条机器指令组成
15．微程序存放在（ B ）。
A. 主存中 B. 控制存储器中 C. 堆栈中 D. 磁盘中
16．微命令发生器的作用是（ D ）。
A. 从主存中取出指令 B. 完成指令操作码的分析功能
C. 产生控制时序 D. 产生各种微操作控制信号
二、设计分析题
1、拟出下述指令流程及微命令序列
（1）MOV (R0),(SP)+
（2）MOV (R1)+,X(R0)
（3）ADD R1，X(R0)
(4) SUB (R1)+,(R2)
(5) AND -(R0),R1
解：（1）MOV (R0),(SP)+
（2）MOV (R1)+,X(R0)
（3）ADD R1，X(R0)
（4）SUB (R1)+，(R2)
（5）AND -(R0)，R1
2、某CPU组成：用SN74181构成的ALU一片，选择器A、B，移位器；通用寄存器R0～R3，暂存器C、D；指令寄存器IR，程序计数器PC，程序状态字寄存器PSW，堆栈指针SP；地址寄存器MAR，数据缓冲寄存器MDR；CPU内单向数据总线一组；控制器等部件。
问题：
画出一种CPU数据通路框图（寄存器级）；
（2）请补充完善加法指令ADD (R2)+，X(R1)中的指令流程步骤（采用寄存器传送级语句，如R1→R0）并在下列空白处填上适当内容，其中X(R1)为变址寻址；
FT: M→IR ，PC+1→PC
ST: PC→MAR
M→MDR→C ①C中存放的信息是： 基准地址
PC+1→PC
C+R1→MAR
M→MDR→C ②C中存放的信息是： 源操作数
DT: ③ R2→MAR
④ M→MDR→D
⑤ R2+1→R2
ET: ⑥ C+D→MDR
⑦ MDR→M
⑧ PC→MAR
（3）请安排ST周期中最后一个节拍M→MDR→C的微命令（不考虑时序转换）。
M→MDR→C EMAR, R, SMDR, MDR→B,输出B， DM, CPC;
（4）根据微命令写出对应的微操作（没有考虑时序切换）。
第五章、存储系统
1.存储介质
半导体存储
静态存储：双稳态触发器，cache+小容量主存（易失去）
动态存储：电容存储的电荷，大容量主存，（需要刷新）
磁表面存储：外部存储（磁盘），容量大，长期性
光盘存储：外部存储
2.存取方式
随机存取 RAM 主存
顺序存储 SAM 磁带
直接存取 DAM 磁盘，光盘
3.芯片选择扩展+片选逻辑
储存容量=字数*位数
字扩展 1K*8 -> 2K*8
位扩展 2K*4 -> 2K*8
8位 B 2K*8 ==2KB
例题1：用2114(1K*4)SRAM芯片组成容量为4K*8的存储器，存储器的起始地址为1000H。假设CPU地址总线A15~A0,数据总线D7 ~D0,读/写信号线R。给出芯片地址分配与片选逻辑，画出存储器框图
例题2：某存储器按字节编址。其中, 0000H~07FFH为ROM区,选用EPROM芯片(2KB/片); 0800H~13FFH为RAM区，选用RAM芯片(2KB/片和1KB/片)。地址总线A15~A0。给出地址分配和片选逻辑。
例题
1、存储器的层次结构
主存：CPU 可直接访问，存放 CPU 当前使用的指令和数据。其特点是：能随机访问、工作速度快、容量有限。
辅存（外存）：存放大量的后备程序和数据。特点：速度较慢、容量大。
高速缓冲存储器(Cache)：存放 CPU 在当前一小段时间内多次使用的程序和数据，以缓解CPU 和主存的速度差异。特点：速度很快、容量小。
2、存储器的分类
按存储介质（物理存储机制）分类：
（1）半导体存储器
静态存储器：利用双稳态触发器存储信息，功耗较大，速度快，做 Cache。
动态存储器：依靠电容上的电荷暂存信息，功耗较小，容量较大，速度较快适合做主存。
（2）磁表面存储器：磁带、存盘、硬盘
利用磁层上不同方向的磁化区域表示信息。特点：存储容量大；非破坏性读出、永久保存；读写速度比半导体存储器慢；适合用于外存。
（3）光盘存储器
利用光斑的有无存储信息，特点：容量大；非破坏性读出、永久保存；速度慢；适合用于外存。
按存取方式分类
（1）随机存取存储器(RAM，ROM、Flash memory)
随机存取：可按地址访问存储器中的任一单元，与访问时间和单元地址无关。
技术指标：存取周期、存取时间
（2）顺序存取存储器（SAM）
访问时读/写部件按顺序查找目标地址，访问时间与数据位置有关。
例如，磁带机 — 与磁带录音机工作原理类似, 但存储信息为数字信息, 而非模拟信息。
技术指标：平均存取时间、数据传输率
（3）直接存取存储器（DAM）
访问时读/写部件先直接指向一个小区域，再在该区域内顺序查找。访问时间与数据位置有关，如磁盘、硬盘、光盘
技术指标：平均定位/寻道时间、平均等待/旋转时间、数据传输率
3、半导体存储原理
静态存储器 SRAM(双极型、静态 MOS 型): 依靠双稳态电路内部交叉反馈机制，功耗较大,速度快,作 Cache、（六管单元构成 1 位，有 VCC 供电）非破坏性读出，读出后不需重写。
动态存储器 DRAM：依靠电容存储电荷的原理存储信息，功耗较小,容量大,速度较快,作主存。（4 管单元、无 VCC 供电）四管单元是非破坏性读出，读出过程即实现刷新；需定期向电容补充电荷（动态刷新）。
（单管单元，无 VCC）：单管单元是破坏性读出，读出后需重写。
4、存储器的逻辑设计
计算芯片数量（位扩展、单元数扩展）、地址分配和片选逻辑、电路连接（数据线、地址线、片选线、读/写线）、3:8 译码器或 2:4 译码器的连线、与门、与非门、或门、或非门的画法。
步骤：
（1）确定芯片数量（先位扩展，然后扩展单元数）
（2）地址分配，确定片选逻辑
（3）画连线图
5、动态刷新
（1）刷新和重写的区别：刷新是动态存储芯片，需补充电荷以保持原信息；
重写是破坏性读出后重写，以恢复原来的信息。
（2）刷新原因：动态存储器依靠电容电荷存储信息。
电容电荷随时间推移会缓慢泄放，需定期向电容补充电荷，以保持信息不变。
（3）最大刷新间隔：2ms 内，必须对所有动态单元刷新一遍。
（4）刷新方法：各 DRAM 芯片同时刷新，片内按行刷新(按行读)
刷新周期(存取周期)：刷新一行所用的时间。
刷新周期数：刷新一块芯片所需的周期数，由芯片矩阵的行数决定。
刷新周期的安排方式：
（a）集中刷新
（b）分散刷新
（c）异步刷新：每隔一定时间(2ms/芯片的行数)提出一次刷新请求（DMA 请求），刷新一行。
6、主存储器校验
奇偶校验编码规则：编码中“1”的个数为奇数或者偶数
1、某计算机主存空间是 4GB，字长为 32 位，按字节编制，采用 32 位字长的指令格式，则程序计数器 PC 和指令寄存器 IR 的位数分别是（）
A、30，30 B、30，32 C、32,30 D、32,32
D
2、半导体 SRAM 的存储信息原理是（ )
A、依靠双稳态电路
C. 依靠读后再生
B. 依靠定时刷新
D. 信息不再变化
A
3、下列选项不属于动态刷新的方式为（ )
A、集中刷新 B. 分散刷新 C. 同步刷新 D. 异步刷新
C
4、主存按字节编址，地址从 A400H 到 DFFFH，共有容量 （ ) ；若用存储容量为 3K*4的存储芯片，至少需要（ )片
15KB 10
DFFFH-A400H=3BFFH
0000-3BFFH=3C00=60*2^8=15K
3K*4 -位*2->3K*8
3K*8 -字*5->15K*8
2*5=10
5、在计算机系统中存储器按介质分类，它们可以分为（ ）。
A、半导体存储器，磁表面存储器，光盘存储器；B、硬盘，软盘，光盘；
C、U 盘，磁带，RAM；D、RAM，ROM，EPROM。
A
6、存储器按存取方式分为：
随机存取存储器，顺序存取存储器（SAM），直接存取存储器（DAM）。
7、地址总线 A0∽A15，用 4K*4 的存储芯片组成 16KB 的存储器，则用于存储芯片内部寻址的地址线是（ ）
A. A16∽A15 B. A0∽A9 C. A0∽A11 D. A4∽A15
C
8、某主存容量为 32KB，由 16 片 16K*1 位（内部采用 128*128 存储阵列）的 DRAM 芯片组成，若采用集中式刷新方式，且刷新周期为 2ms，那么所有存储单元刷新一遍需要至少需要安排（ ）个刷新周期。
128
9、16 片 2K*4 位的存储器可以设计存储容量为 （ ） 的 16 位存储器
8K
10、磁盘属于（ ）类型的存储器
A．随机存取存储器（RAM） B.只读存储器（ROM） C.顺序存取存储器（SAM） D.直接
存取存储器（DAM）
C
11、下列几种存储器中，CPU 不能直接访问的是（ ）
A、硬盘 B、内存 C、Cache D、寄存器
A
12、DRAM 的刷新是以（ ）为单位进行的。
A、存储单元 B、行 C、列 D、存储字
B
13、某存储器容量为 32K×16 位，则地址线有() 条。
15
我觉得好像就是 32*1024个存储单位
每一个存储单位是16位
如果是 32*1024个单位就有15条地址线 因为2的15此方就是32K 也就是必须有32个不同的数标志着每一个地址
因为每一个存贮单位是16位的所以数据线有16跟
14、某 DRAM 芯片，采用地址复用技术，其容量为 1024×8 位，除电源和接地外，该芯片
的引脚最少是 () 条（读写控制线为 2 条）
17
16、假设地址总线 16 条，数据总线 8 条，存储器按字节编址，有以下存储器连接电路
（1）写出 8KB 和 4KB 芯片的地址范围
（2）分别为图中的 2KB 和 1KB 芯片分配地址范围（要求：1KB 芯片从 0000H 开始分配，2KB 芯片从 1000H 开始分配），写出其片选逻辑表达式，画出译码器电路，并与 2KB 和1KB 芯片的片选信号相连接（要求采用全译码方式）
（3）如果直接用一片 8KB 芯片替换图中的 4KB 芯片，且不修改其片选逻辑，是否可以，为什么？
（1）8KB 芯片的地址范围：E000H~FFFFH，4KB 芯片的范围：C000H~DFFFH
（2）1KB 芯片的地址范围：0000H~03FFH，2KB 芯片的范围：1000H~17FFH
（3）可以，4KB 的对应的地址范围：C000H~DFFFH，有 4KB 的地址重叠。
17、用 2Kx4b 的若干芯片构成一个 12KB 的存储器，其地址范围在 C000H~C2FFFH 和
C4000H~C6FFFH 之间，数据总线 D0~D7，地址总线是 A0~A19，芯片读写控制信号 R/W，且
片选信号为 3-8 译码器输出。
（1）需要 2Kx4b 的芯片多少片？每组芯片地址线如何分配？
（2）哪些地址线作 3-8 译码器的使能端，哪些做 3-8 译码器输入端？
（3）画出存错逻辑电路图（3-8 译码器使能端、输入端、输出连线，以及组成 12KB 存
储芯片电路图）
（1）需要 2Kx4b 的芯片多少片？每组芯片地址线如何分配？
12 片，A0~A10
（2）哪些地址线作 3-8 译码器的使能端，哪些做 3-8 译码器输入端？
使能端：A19~A15
片选：A11~A13
（3）画出存错逻辑电路图（3-8 译码器使能端、输入端、输出连线，以及组成 12KB 存储芯片电路图）
第5次作业练习题参考答案
一.单项选择题
1．磁盘存储器多用作（ A ）。
A. 辅存 B. 高速缓存 C. 主存 D. 固存
2．在下列存储器中，（ D ）属于磁表面存储器。
A.主存 B. 高速缓存 C. 固存 D. 磁盘
3. 主存普遍采用（ A ）构成
A. 半导体存储器 B. 磁表面存储器 C. 光盘存储器 D. 磁光盘存储器
4．动态RAM的特点是（ D ）。
A. 工作中存储内容会产生变化
B. 工作中需动态的改变访问存地址
C. 每次读出后，需根据原存内容重写一次
D. 每隔一定时间，需根据原存内容刷新一次
5．地址总线A0∽A15，用4K*4的存储芯片组成16KB的存储器，则加至各存储芯片上的地址线是（ C ）。
A. A16∽A15 B. A0∽A9
C. A0∽A11 D. A4∽A15
6．地址总线A0∽A15，用4K*4的存储芯片组成16KB的存储器，则应由（ C ）译码产生片选信号。
A. A0∽A5 B. A0A1 C. A12∽A15 D. A2A3
7．表示主存容量，通常以（ B ）为单位。
A. 数据块数 B. 字节数 C. 扇区数 D. 记录块数
8．在下列存储器中，允许随机访问的存储器是（ D ）。
A. 磁带 B. 磁盘 C. 磁鼓 D. 半导体存储器
9．在下列存储器中，（ D ）存取时间长短与信息所在的位置有关。
A. 主存 B. 高速缓存 C. 固存 D. 磁带
10．磁表面存储器所记录的信息（ D ）。
A. 读出若干次后要重写 B. 不能长期保存
C. 读出后，原存信息既被破坏 D. 能长期保存
11．静态RAM的特点是（ B ）。
A. 写入的信息静止不变 B. 在不掉电的情况下，信息能长期保持不变
C. 只读不写，因而信息不再变化 D. 掉电后，信息仍能长久保持不变
12．在下列存储器中，速度最快的是（ B ）。
A. 磁带存储器 B. 半导体存储器 C. 磁盘存储器 D. 磁卡存储器
13．CPU可直接变成访问的存储器是（ C ）。
A. 磁盘存储器 B. 虚拟存储器 C. 主存储器 D. 磁带存储器
14．在下面的结论中，（ C ）正确。
A. 主存是主机的一部分，不能通过系统总线被访问
B. 主存是主机的一部分，必须通过专用总线进行访问
C. 主存可以和外围设备一样，通过系统总线被访问
D. 主存是主机的一部分，必须通过内总线进行访问
15．奇校验的编码原则是（ B ）。
A. 让待编信息为1的个数为奇数 B. 让编成的校验码为1的个数为奇数
C. 让待编信息为0的个数为奇数 D. 让编成的校验码为0的个数为奇数
16．顺序存取存储器只适合于作（ B ）。
A. 主存 B. 辅存 C. ROM D. 高速缓存
17．若CPU的地址线为16根，则能够直接访问的存储区最大寻址空间为（ B ）。
A. 1M B. 64K C. 640K D. 384K
18．主存储器常采用（ A ）。
A. 随机存取方式 B. 顺序存取方式
C. 直接存取方式 D. 半顺序存取方式
19. 存储器按字节编址，地址总线A15-A0，一片8KB的存储芯片可分配的地址范围是（ D ）
A. 1000-13FFH B. 1000-17FFH C. 1000-1FFFH D. 1000-2FFFH
20. 某半导体存储器按字节编址，地址总线16位，ROM区地址范围0000-07FFH，RAM区地址范围0800-17FFH，则该存储器的存储容量为（ C ）
A. 2KB B. 4KB C. 6KB D. 8KB
三.设计题
1、由于动态存储器的刷新是按行进行的，所以1MB的动态存储芯片若为1024*1024矩阵，那么在64ms之内至少应该安排1024个刷新周期。
2、某计算机字长32位，主存储器容量为256MB，问：
（1）若按字节编址，其编址范围： 0000000H-FFFFFFFH;
（2）若按半字编址，其编址范围: 0000000H-7FFFFFFH
（3）若按字编址，其编址范围: 0000000H-3FFFFFFH
3. 某半导体存储器容量7KB，其中ROM区4KB，可供选用的有2K×8/片的EPROM芯片；RAM区3KB，可供选用的有2K×4/片、1K×4/片的SRAM。地址总线A15∽A0（低），数据总线D7∽D0(低)，"R/" "W" ̅读写控制信号，另有控制信号("MERQ" ) ̅，低电平时允许存储器工作。假设存储器为从地址0开始的连续区间，低地址为EPROM，高地址为SRAM，并且遵循先安排大容量芯片后安排小容量芯片的设计原则。请采用全译码的方法描述每组芯片的地址分配和地址范围、片选逻辑表达式，结合3/8译码器画出存储器逻辑设计图。
（1）芯片选择：需要2块2KB的EPROM芯片进行单元扩展，构成4KB的固化区；2块2K*4/片及2块1K*4/片的SRAM芯片进行位扩展和单元扩展构成3KB的随机读写区。
（2）地址分配及片选逻辑设计：7KB单元占CPU16位地址线的低13位即A12∽A0，连接至各芯片的地址分配为：
第一组：2KB的EPROM片内：A10∽A0，所以A15∽A11作为片选；
第二组：2KB的EPROM片内：A10∽A0，所以A15∽A11作为片选；
第三组：2KB的SRAM片内：A10∽A0，所以A15∽A11作为片选；
第四组：1KB的SRAM片内：A9∽A0，所以A15∽A10作为片选；
各组的地址范围：
第一组：0000H∽07FFH； 第二组：0800H∽0FFFH；
第三组：1000H∽17FFH； 第四组：1800H∽1BFFH；
所以这4个片选信号的逻辑式为：
、
（3）地址分配及片选逻辑设计：每组片内最大地址为A10∽A0，若采用全译码法，且地址从0开始连续分配，同时采用3-8译码器）：这里假设译码器中C为高地址
（上图中的非及与非门，也可以直接用或门）等等
答案不唯一
4、某半导体存储器容量为14KB，其中0000-1FFFH为ROM区，2000-37FFH为RAM区，地址总线16位，数据总线8位，可选用的存储芯片有EPROM（4KB/片）和RAM（2K*4/片）。
（1）计算所需各类芯片的数量:
因为ROM区为8K，因此EPROM为2片；
RAM区为6K，因此3*2=6片。
（2）说明加到各芯片的地址范围和地址线；
ROM: 0000H-0FFFH, 1000H-1FFFH;
RAM: 2000H-27FFH, 2800H-2FFFH, 3000H-37FFH
（3）写出各片选信号的逻辑式。
（4）（答案不唯一）这里假设译码器中C为高地址
(参考答案1)
(参考答案2)
(参考答案3)
5. 设CPU有16根地址线，8根数据线，用作为访存控制信号（低电平有效），用
作为读写控制信号（高电平读，低电平写）。
现有下列芯片：1K×4的RAM，2K×4的RAM,4K×4的RAM,2K×8的ROM，4K×8的ROM，以及74LS138译码器。
其中存储芯片引脚(高电平读，低电平写),片选引脚
。仅选用上述芯片（不增加其他门电路和芯片），
要求地址空间分配6000H-67FFH为系统程序区（ROM芯片），6800H-77FFH为用户程序区（RAM芯片）。
（1）需要选用哪几种存储芯片？各需要多少片？并写出各个存储芯片的地址范围。
（2）画出CPU、74LS138和存储芯片之间的连接图。
参考答案：
需要一片2K×8的ROM；四片2K×4的RAM；
2K×8的ROM的地址范围：6000H-67FFH；
第1组（两片2K×4）RAM的地址范围：6800H-6FFFH；
第2组（两片2K×4）RAM的地址范围：7000H-77FFH
（2）这里假设译码器中A为高地址
第六章、输入输出系统
接口
数据传送
并行：接口与系统总线并行，与外设并行，数据同时传
串行：接口与系统总线并行，与外设串行，数据分时传
时序控制
同步：统一时序信号
异步：异步应答
I/O传送
程序控制接口：硬件与软件方式指定优先级查询
中断接口：设备提出中断请求
DMA接口：支持高速外设与主机用DMA交换
总线
| 同步总线 | 异步总线 | |
| 特点 |
统一时序 有严格的时序控制 |
无统一时序 异步应答 |
| 优点 | 时序简单，易于设计 | 时间紧凑合理 |
| 缺点 | 时间安排不合理 | 控制设计复杂 |
| 应用场合 |
CPU内部，系统总线 工作速度差不多 |
异步系统总线 工作速度差异大 |
总线标准：内总线：ISA EISA VESA PCI PCI-e
中断
硬中断：硬件
软中断：软中断指令（INT）
内中断：主机内掉电，溢出
外中断：主机外打印机键盘
可屏蔽中断：运用可屏蔽字，关中断，响应由CPU决定
非屏蔽中断：与CPU无关
向量中断：硬件查询，提供服务程序入口地址
非向量中断：软件查询，提供服务程序入口地址
中断类型码：每个中断的源信号
中断向量：中断服务入口地址
中断向量表：存放各种中断服务程序入口地址的单元
向量地址：访问中断向量表的地址码
优先权：故障>内中断>DMA>外中段
中断方式
单级5步，多级7步
单级
保护现场
中断处理服务
恢复现场
开中断
返回
多级
保护现场
送析屏蔽字开中断
中断处理服务
关中断
恢复现场与原屏蔽字
开中断
返回
DMA
定义：直接由硬件实现主存与IO间的数据传送，传送期间不用CPU，传送结束，用中断方式通知CPU
过程：
1.初始：提供信息
传送方向，主存缓冲区首址，交换量，外设寻址信息
2.数据直接：DMA控制器。控制主存与IO间的数据传送
3.结束处理：用中断方式通知CPU
不是完全无CPU，CPU会于初始与结束时干扰
读磁盘：满时DMA
写磁盘：空时DMA
例题
1、I/O 系统包括：
I/O 设备：实现与主机的信息交换和人机交互
I/O 接口：主机与外设之间的连接逻辑，控制外设的 I/O 操作
系统总线：连接系统各大部件的公共信息通道
2、为什么在外设与 CPU 之间需要接口?
（1）时间同步：不同速度外设如何与 CPU 之间进行时间同步
（2）数据格式的转换(如果需要)：外设数据格式可能与 CPU 数据格式不同
（3）CPU 与外设之间一次数据传送量的控制
（4）其它因素(如电平转换)
3、接口分类
（1）按数据传送格式划分
并行接口: 接口与系统总线、接口与外设均按并行方式传送数据；数据各位同时传送；适合设备本身并行工作，距主机较近的场合。
串行接口: 接口与系统总线并行传送，接口与外设串行传送；数据逐位分时传送。
(2)按时序控制方式划分
同步接口：连接同步总线，接口与系统总线的信息传送由统一时序信号控制。
异步接口：连接异步总线，接口与系统总线的信息传送采用异步应答方式。
(3)按 I/O 传送控制方式划分
程序控制接口：通过硬件或软件方式按指定优先级查询各设备是否要进行输入/输出
中断接口：设备提出中断请求，主机响应后与设备交换信息，接口中包含中断控制逻辑
DMA 接口：支持高速外设与主机之间进行 DMA 方式交换数据
4、I/O 接口主要功能
(1)寻址：接收 CPU 送来的地址码，选择接口中的寄存器供 CPU 访问
(2)数据缓冲：实现主机与外设的速度匹配；缓冲深度与传送的数据量有关。
(3)预处理：串-并格式转换（串口）；数据通路寬度转换（并口）；电平转换
(4)控制功能：传送控制命令与状态信息，实现 I/O 传送控制方式
5、接口编址
统一编址：将一部分总线地址（高区）分配给设备接口中的寄存器（占用了主存地址）。通用的访存指令
单独编址：为接口中的每个寄存器分配独立的端口号（与主存地址无关），有专门的 I/O 指令
6、接口传送信息包括控制命令、数据、状态
7、总线
定义：一组能为多个部件分时共享的信息传送线路。
通常作法：发送部件通过 OC 组件或三态门分时发送信息，由打入脉冲将信息送入指定接收部件。
实体：一组传送线与相应控制逻辑
8、总线分类
（1）按时序控制方式划分
同步总线: 由统一时序信号控制总线传送操作；在固定时钟周期内完成数据传送，由同步脉冲定时打入。
异步总线:无固定时钟周期划分，以异步应答方式控制传送
扩展同步总线：以时钟周期为时序基础，允许总线周期中的时钟数可变。
时钟周期：CPU 执行一步操作的时间
总线周期：经过总线的一次数据传送(访存)时间，通常包含若干时钟周期
工作周期：指令周期中的一个操作阶段；可包含多个总线周期
（2）计算机设计中，不同类型的总线可能采用的时序控制方式和数据传送格式：
CPU 内总线：同步、并行
局部总线：同步、异步、扩展同步、并行
系统总线：同步、异步、扩展同步、并行
外总线：异步、并行、串行
9、总线的技术指标
总线宽度、总线频率、总线数据传输率
10、总线标准
内总线(典型)：ISA、EISA、VESA、PCI、PCI-e
外总线(典型)：RS232、RS485、USB、IEEE1394
11、中断
定义：CPU 暂时中止现行程序的执行，转去执行为某个随机事态服务的中断处理程序。处理完毕后自动恢复原程序的执行。
实质：程序切换。在一条指令结束时切换，保证程序的完整性；切换前需保存断点、保护现场，中断服务程序执行结束后，需要恢复现场，返回断点。
特点：随机性
中断与转子程序：
（1）子程序的执行由程序员事先安排,而中断服务程序的执行则是由随机中断事件触发。
（2）子程序的执行受主程序或上层程序控制,而中断服务程序一般与被中断的现行程序无关。
（3）一般不存在同时调用多个子程序的情况,但可能发生多个外设同时向 CPU 发出中断服务请求的情况。
12、中断分类
硬中断和软中断、内中断和外中断、可屏蔽中断和非屏蔽中断、向量中断和非向量中断
13、中断组成
（1）软件：中断服务程序和中断向量表
（2）硬件：接口（中断请求、传递、判优逻辑）、CPU（中断响应逻辑）
14、中断优先级判断
（1）优先顺序: 故障、内中断、DMA、外中断；高速操作优于低速操作，输入优于输出。
（2）CPU 现行程序与外设请求的判优
（a）CPU 设置允许中断标志
（b）CPU 设置程序状态字的优先级字段，为现行程序赋予优先级
中断接口判优：中断请求寄存器、中断屏蔽寄存器、中断服务寄存器，判断是否发出 INT请求。
15、中断响应
（1）响应条件：外设有请求，且未被屏蔽；CPU 开中断；中断源优先级高于当前程序的优先级；一条指令(非停机)结束，即 ET 之后。
（2）如何获取中断程序的入口地址
（a）非向量中断：将服务程序入口组织在查询程序中，CPU 响应时，执行查询程序，查询中断源，转入相应的服务程序。
（b）向量中断：将中断源的服务程序入口（中断向量）组织在中断向量表中，CPU 响应时，由硬件直接产生相应的向量地址，按地址查表，取得服务程序入口，转入相应的服务程序。
中断向量：中断服务程序入口地址
中断向量表：存放各中断向量的表（一段存储区）
向量地址：访问中断向量表的地址（指向中断向量首址）,可通过中断号（中断类型码）计算得到
（3）响应过程
（a）中断周期 IT 流程（关中断；保存断点；获取服务程序入口地址；转向程序状态1->FT）
（b）中断服务程序流程
单级中断：保护现场、中断服务处理、恢复现场、开中断、返回。
多重中断：保护现场、送屏蔽字和开中断、中断服务处理、关中断、恢复现场及屏蔽字、开中断、返回。
16、DMA
定义：直接由硬件实现主存与 I/O 间的数据传送, 传送期间不需 CPU 程序干预。传送结束以后，通过中断的方式通知 CPU。
1) 传送发生在 I/O 与主存之间;
2) 由 DMA 控制器来控制传送,DMA 控制器接管总线权,传送完毕再将总线权交还 CPU
3) 只要 CPU 不访存, DMA 操作与 CPU 可并行操作
4) 传送前和传送后需要 CPU 程序干预。
特点：
(1)响应随机请求
(2)一般不影响 CPU 程序的执行，仅占用总线、无程序切换
(3)大批量数据的简单传送
应用场景：
(1)主存与高速 I/O 设备之间的简单数据传送。
(2)大批量数据采集系统
(3)动态存储器（DRAM）的自动刷新
17、DMA 的数据传送操作方式
①单字传送：DMA 请求获得批准后，CPU 让出一个总线周期用于字或字节的传送，
再回收并重新判断下一个周期的总线控制权，也称为周期挪用或窃取。
②成组连续传送方式：DMA 被批准后，连续占用若干个总线周期，成组连续批量地传送，结束后将总线的控制权交回给 CPU。
18、CPU 初始化 DMA 步骤
- 向接口送出 I/O 设备的寻址信息；
- 向 DMA 控制器送出控制字，如传送方向；
- 向 DMA 控制器送出主存缓冲区首址；
- 向 DMA 控制器送出传送的数据量；
19、DMA 硬件功能
DMA 控制器功能：
① 接收初始化信息（传送方向、主存首址、交换量）
② 接收外设 DMA 请求，判优，向 CPU 申请总线。
③ 接管总线权，发地址、读/写命令。
接口功能
① 接收初始化信息(外设寻址信息）)
② 向 DMA 控制器发请求。
③ 传送数据。
1、主设备发送数据，从设备接收数据（ ）
X
2、串行接口与系统总线串行传送，接口与外设串行传送（ ）
X
3、有关 I/O 接口的叙述中，错误的是（ ）
A、状态端口和控制端口可以合并为同一寄存器
B、I/O 接口中 CPU 可访问的寄存器称为 I/O 端口
C、采用独立编址方式时，I/O 端口地址和主存地址可能相同
D、采用同一编址方式，CPU 不能用访存指令访问 I/O 端口
D
4、下列关于中断 I/O 方式和 DMA 方式的叙述中，错误的是（ ）
A、中断 I/O 方式请求的是 CPU 处理时间，DMA 方式请求的是总线使用权
B、中断响应发生在一条指令执行结束后，DMA 响应发生在一个总线周期完成后
C、中断 I/O 方式下数据传送通过软件完成，DMA 方式下数据传送通过硬件完成
D、中断 I/O 方式下适用于所有外部设备，DMA 方式仅适用于快速外部设备
D
5、程序控制类指令的功能是（ ）
A、进行算术和逻辑运算
B、进行主存与 CPU 之间的数据传送
C、进行 CPU 和 I/O 设备之间的数据传送
D、改变程序的执行顺序
D
6、采用向量中断方式，是通过（ ）来识别中断来源（中断源）
A、中断号或者中断类型号 C、中断优先排队的方式
B、中断源端口地址译码 D、提出中断请求的先后顺序
A
7、中断屏蔽和允许中断的描述，以下说法不正确的是（ ）
A、中断屏蔽是指向 CPU 向接口写入控制字，以控制是否让中断源提出中断请求
B、允许中断是指 CPU 向接口写入控制字，以允许或不允许中断源提出中断请求
C、允许中断是 CPU 内部状态位，用于决定是否响应中断请求
D、中断屏蔽功能的实施一般在中断接口中。
B
8、中断响应周期结束后，CPU 应该转入（ ）
A、执行周期 B、取指周期 C、取源数据周期 D、取目的数据周期
B
9、为了保证返回主程序后的正常执行，在中断服务程序中，应进行（ ）操作
A、保存断点地址 B、关中断 C、保存现场 D、开中断
C
10、在有多个中断源的系统中，采用向量中断方式，中断屏蔽字来自于（ ）
A、中断接口 B、提出中断请求设备 C、CPU D、向量地址
C
11、在单级中断中，中断服务程序执行顺序是（ ）
a. 保护现场；b. 开中断；c. 关中断 d. 保存断点； e. 中断事件处理；
f. 恢复现场； g. 中断返回
A、a→e→f→b→g
B. c→a→e→g
C. c→d→e→f→g
D. d→a→e→f→g
A
12、某机有 4 级中断，优先级从高到低是 1→2→3→4。若将优先级顺序修改，
修改后 1 级中断的屏蔽字为 1011，2 级中断的屏蔽字为 1111，3 级中断的屏蔽字为 0011，4 级中断的
屏蔽字为 0001，则修改后的优先顺序为（）。
2 →1→3→4
13、有 8 个 中断源，优先级为 I0>I1>I2>I3>I4>I5>I6>I7，采用多重中断方式，屏蔽字中Di 用于屏蔽 Ii（为 0 则屏蔽）。
CPU 在执行 I2 所对应的中断服务程序时，应写入接口的屏蔽字是（） 。
11000000
14、CPU 响应中断必须满足的条件是(）
A. CPU 接收到中断请求信号 B. CPU 允许中断
C. 一条指令执行完毕 D.以上都是
D
15、某计算机有五级中断 L4-L0，中断屏蔽字为 M4M3M2M1M0，Mi=1(0≤i≤4)表示 Li 级中断屏蔽，
若中断响应优先级顺序是 L4-> L0->L2->L1->L3，则 L1 的中断处理程序中设置的中断屏蔽字是 。
01010
16、关于 DMA 方式的说法，正确的是（ ）
A、DMA 方式利用软件是新数据传送
B、DMA 方式能完全取代中断方式
C、DMA 方式在传送过程中需要 CPU 程序的干预
D、DMA 方式一般用于高速外设数据的简单传送
D
17、由于 DMA 传输发生在外设与内存之间，因此当 CPU 响应 DMA 请求以后，CPU 应将（ ）。
A、数据总线交给外设； B、总线控制权交给 DMA 控制器.；
C、存储器交给外设； D、内存交给外设。
B
18、下列关于中断方式和 DMA 方式的描述，错误的是（ ）
A、中断方式请求的是 CPU 处理时间，DMA 方式请求的是总线使用权
B、中断响应发生在一条指令执行结束，DMA 响应发生在总线书屋完成
C、中断方式下数据传送通过软件完成，DMA 方式下数据传送由硬件完成
D、中断方式适用于外部设备，DMA 方式仅适用于快速设备。
D
第6次作业练习题
一、选择题
1、下列选项中的英文缩写均为总线标准的是（ D ）
A. PCI、CRT、USB、EISA
B. ISA、CPI、VESA、EISA
C. ISA、SCSI、RAM、MIPS
D. ISA、EISA、PCI、PCI-Express
2、在系统总线的数据线上，不可能传输的是（ C ）
A. 指令 B. 操作数 C. 应答信号 D. 中断类型码
3、系统总线中，划分数据线、地址线和控制线的根据是（ C ）
A. 总线所处的位置 B. 总线的传输方向
C. 总线的传输内容 D. 总线的控制方式
4、系统总线中地址线的作用是（ C ）
A. 用于选择主存单元 B. 用于选择进行信息传输的设备
C. 用于指定主存单元和I/O设备接口寄存器的地址
D. 用于传送主存物理地址和逻辑地址
5、挂接在总线上的多个部件（ B ）
A. 只能分时向总线发送数据，并只能分时从总线上接收数据
B. 只能分时向总线发送数据，但可同时从总线上接收数据
C. 可同时向总线发送数据，并同时从总线上接收数据
D. 可同时向总线发送数据，但只能分时从总线上接收数据
6、总线的主设备指的是（ C ），从设备指的是（ B ）
A. 申请作为从设备的设备 B. 被主设备访问的设备
C. 掌握总线控制权的设备 D. 总线源设备
7、CPU响应中断必须满足的条件是（ D ）
A. CPU接收到中断请求信号 B. CPU允许中断
B. 一条指令执行完毕 D. 以上都是
8、中断向量地址是（ D ）
A. 子程序的入口地址 B. 子程序入口地址的地址
C. 中断服务程序入口地址 D. 中断服务程序入口地址的地址
9、设置中断排队判优逻辑的目的是（ B ）
A. 产生中断源编码
B. 使同时提出的请求中的优先级别最高者得到及时响应
C. 使CPU能方便地转入中断服务子程序
D. 提高中断响应速度
10、单级中断系统中，中断服务程序内的执行顺序是（ A ）
I. 保护现场；II.开中断；III.关中断；IV.保存断点；
V.中断事件处理；VI.恢复现场；VII.中断返回
A. I→V→VI→II→VII B. III→I→V→VII
C. III→IV→V→VI→VII D. IV→I→V→VI→VII
11、响应外部中断的过程中，中断隐指令完成的操作，除保护断点外，还包括（ B ）
I.关中断 II.保存通用寄存器的内容 III.形成中断服务程序入口地址并送PC
A. 仅I、II B. 仅I、III C. 仅II、III D.I、II、III
12、DMA方式的数据交换不是由CPU执行一段程序来完成，而是在（ D ）之间建立一条逻辑上的直接数据通路，由DMA控制器来实现的。
A. CPU与主存之间 B. I/O设备与I/O设备之间
C． I/O设备与CPU之间 D. I/O设备与主存之间
13、某计算机有5级中断L4∽L0，中断屏蔽字为M4∽M0，Mi=1表示对Li级中断进行屏蔽。若中断响应优先级从高到低的顺序是L0→L1→L2→L3→L4，则L1的中断处理程序中设置的中断屏蔽字是（ D ）
A. 11110 B. 01101 C. 00011 D. 01111
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