话说这个世界上只有三种编辑器，Vim , Emacs 和其他编辑器，其中Vim被称作编辑器之神，Emacs被称其神的编辑器，当然，其他编辑器永远只能是其他编辑器。

对于编写Verilog的插件，本订阅号之前也推荐过两个。第一个是源于Emacs的一个插件。
verilog-mode开发者网站在这里，更多内容去上网查询。
https://www.veripool.org/wiki/verilog-mode
但是这个插件的autodefine功能并不好用，
然后又被我找到了，vim官网上的一个插件，有好用的autodefine功能，写代码的时候可以完全不用在意reg和wire类型的定义，直接写assign和always块，最后autodefine一下就可以了。
https://www.vim.org/scripts/script.php?script_id=4067
但是这个插件不能跨文件夹。
所以博主我萌生了，自己写一个完全满足自己需求的，gVim插件！！！（此处有回音～）
硅农：你那点python水平，心里没点B数吗？
扎心了，但是，踏破铁鞋终于被我找到了一个，集合了上面那两个插件的所有优点的一个gVim插件。我愿称之为我见过的地表最强gVim编写Verilog插件。

autoinst自动例化

支持任意跨文件夹例化

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