第一部分设计任务

（1）准确计时，用数码管显示小时、分和秒；
（2）小时以24小时计时；
（3）带有时间校正功能；
（4）“闹钟”功能；

设计指标

1)秒信号发生器:选用555构成多谐振荡器完成设计
2)走时电路:包括秒、分、时三部分组成。其中秒和分电路为六十进制，采用163完成电路设计。时电路为二十四进制，采用160完成设计。
3)时间校对电路:可采用快校时或慢校时方式进行设计。
4)闹钟电路:包括闹点的设计和闹钟持续时间长短电路的设计。其中闹点的设计采用的是跳线的方法。闹钟持续时间长短电路采用74LS123芯片实现。

第二部分设计方案

2.1 总体设计方案说明
数字电子钟由以下几部分组成：振荡器和分频器组成的秒脉冲发生器；校时电路；六十进制秒、分计数器，二十四进制（或十二进制）计时计数器；秒、分、时的译码显示部分等。

时间计数电路由秒个位、秒十位、分个位、分十位、时个位、时十位计数器电路组成，秒脉冲信号经过6级计数器，分别得到“秒”个位，十位、“分”个位、十位、“时”个位，十位的计时，秒分计数器为60进制计数器，小时为24进制计数器。
采用74ls163芯片构成60进制计数器和74ls160芯片构成24进制计数器分别作为时分秒计数器，并逐级连接。与此同时用开关设置校时电路。将三个计数器的输出用数码管显示。
闹钟部分采用74ls85构成比较器，每两片构成一个八位数字比较器。用拨码开关做输入，当时分的每一位编码与拨码开关一致时，输出高电平。并采用门电路连接输入到锁存器中。锁存器采用D触发器构成，即每次闹钟被激发时，都要等一分钟后触发器才会再次反转，即闹钟响一分钟自动关闭。闹钟持续时间长短电路采用74LS123芯片实现，同时设置清零电路可以手动关闭闹钟。

第三部分电路设计与器件选择

3.1 秒信号发生器
3.1.1 模块电路及参数计算
多谐振荡器：利用深度正反馈，通过阻容耦合使两个电子器件交替导通与截止，从而自激产生方波输出的振荡器。常用作方波发生器。多谐振荡器是一种能产生矩形波的自激振荡器，也称矩形波发生器。在接通电源后，不需要外加脉冲就能自动产生矩形脉冲。
电容充电时间T1: T1=(R1+R2)Cln2=0.7RC
电容放电时间T2: T2=R2Cln2=0.7R2C
那么总的周期也就是T=T1+T2=（R1+2R2）C0.7
频率f=1/T≈1.43/(〖(R〗_1+2R_2)C)
选择电容C=10μF，R2=50kΩ。通过上述关系，由于f=1Hz,R1=43kΩ,此时，脉冲频率偏小，调整R1阻值为42kΩ，满足要求。

3.1.2 工作原理和功能说明
555定时器是一种模拟和数字功能相结合的中规模集成器件，该器件成本低，性能可靠，只需要外接几个电阻、电容，就可以实现多种功能。由于电路简单可靠，因此它被大量用于信号发生器、音响告警电路、电子玩具、家电控制等许多领域。
电路接好之后，最初电容上肯定没有电量，当接通电源后，由于电容电压不能突变的原理，TH和TR引脚上的电压也为0。那么此时Vc<1/3VC，三脚Vo输出高电平，并且此时Q’为低电平（片子内部Q’是连接到放电管（三极管）的基集上的）所以放电管不导通。所以此时VCC通过电阻R1，R2向电容开始充电设这个充电时间为T1。
当电容上的电压大于2/3VCC的时候。此时Vo输出0。当Vo=0时，那么Q’就是1，那么此时三极管导通。此时，电容通过R2->三极管->地进行放点，假设放电时间为T2放电的这段时间内，电容上的电压小于2/3VCC但是大于1/3VCC由功能表可知：此时，SR锁存器处在保持状态，所以Vo继续为低电平。当电容上的电压下降到1/3VCC时，输出Vo为高，此时放电管截止，那么电容又开始充电。这样重复下去……电容充放电的过程，其实就是一个完整的周期。
3.1.3器件说明
555定时器引脚图及引脚描述：555定时器中有八个脚，每个脚的电压输入端都是不一样的，要用UCC来表示：

1脚是接地的，2脚是作为触发的输入端口，3脚是作为输出的端口，能够在输出的状态能够得以控制，3脚的输出感受器上接到信号后，会使6脚和2脚得以控制。
当2脚的触发器感受到高于A1的输入，就会归置到复位的状态。其中这八个脚中，2脚和6脚是作为互补脚，2脚对低于电压具有平起的作用，对高雅没有任何的作用，在这个时候，3脚是处于高压的电平状态;6脚是一个阈值端口，对高压平起有作用，在低压平起状态完全不起任何作用。3脚的电压很是接近电源的电压，它的输出最大的电流能够达到200mA。
4脚是复位端口，不得低于零点四伏特，2脚和6脚在任何状态都会使3脚的输出会是低电平的状态。5脚是整个定时器的控制端口，7脚是定时器的放电的端口，和3脚是处于同步的状态，特别是它们所输出的电平是一样的，但是它们之间还是有不同的，那就是7脚是没有输出的电流，因此，3脚被我们规定成为是实高（低），而7脚被我们规定成为虚高（低）。

555定时器的功能表

将高触发端TH和低触发端TR连接在一起，上述的555功能表变为如下功能表。

555定时器引脚图就是一种集成电路，对555定时器的应用很是广泛：
1、555定时器应用到构成的施密特触发器上，特别是在TTL的系统接口上得以广泛应用，还有就是在整形的电路中被应用。
2、555定时器应用到构成谐振荡器，能够与组合信号结合，形成电路。
3、555定时器应用到构成的单稳态的触发器上，在一定程度上能够延时一些定时的开关等。
3.2 走时电路设计（时、分、秒）
3.2.1 模块电路及参数计算
分/秒计数器
时间计数电路由秒个位、秒十位、分个位、分十位、时个位、时十位计数器电路组成，秒脉冲信号经过6级计数器，分别得到“秒”个位，十位、“分”个位、十位、“时”个位，十位的计时，秒分计数器为60进制计数器，小时为24进制计数器。
用74ls163芯片构成60进制计数器，先构成10进制计数器和6进制计数器，之后将两计数器异步级联，低片的进位端连接到高片时钟输入端，构成60进制计数器

时计数器

用74ls160芯片构成24进制计数器，两个芯片通过OC连接到P、T端口，构成100进制计数器，之后通过反馈置数来完成指定模值计数器的构建。由于74ls160同步置数，所以到23时LD’=0，
23=00100011所以用74ls10三输入与非门连接到LD‘端口。

3.2.2 工作原理和功能说明
时间计数电路由秒个位、秒十位、分个位、分十位、时个位、时十位计数器电路组成，秒脉冲信号经过6级计数器，分别得到“秒”个位，十位、“分”个位、十位、“时”个位，十位的计时，秒分计数器为60进制计数器，小时为24进制计数器。
3.2.3 器件说明
74ls163
定时器由与系统秒脉冲（由时钟脉冲产生器提供）同步的计数器构成，要求计数器在状态信号ST作用下，首先清零，然后在时钟脉冲上升沿作用下，计数器从零开始进行增1计数，向控制器提供模5的定时信号TY和模25的定时信号TL。
计数器选用集成电路74LS163进行设计较简便。74LS163是4位二进制同步计数器，它具有同步清零、同步置数的功能。74LS163的外引线排列图和时序波形图如图12、3所示，其功能表如表12、2所示。图中，是低电平有效的同步清零输入端，是低电平有效才同步并行置数控制端，CTp、CTT是计图12、2 交通灯的ASM图数控制端，CO是进位输出端，D0～D3是并行数据输入端，Q0～Q 3是数据输出端。由两片74LS163级联组成的定时器电路如图12、4所示。电路的工作原理请自行分析。

控制器是交通管理的核心，它应该能够按照交通管理规则控制信号灯工作状态的转换。从ASM图可以列出控制器的状态转换表，如表12、3所示。选用两个D触发器FF1、FFO做为时序寄存器产生 4种状态，控制器状态转换的条件为TL和TY，当控制器处于Q1n+1Q0n+1＝ 00状态时，如果TL＝ 0，则控制器保持在00状态；如果，则控制器转换到Q1n+1Q0n+1＝ 01状态。这两种情况与条件TY无关，所以用无关项"X"表示。其余情况依次类推，同时表中还列出了状态转换信号ST。

74ls160

74LS160是常用的数字逻辑芯片，为十进制计数器，具有计数、置数、禁止清零等功能，其内部是由D触发器和逻辑门电路构成的。
74LS160芯片同步十进制计数器的作用有：用于快速计数的内部超前进位、用于n 位级联的进位输出、同步可编程序、有置数控制线、二极管箝位输入、直接清零、同步计数。

3.3 时间校对电路
3.3.1 模块电路及参数计算
用单刀三掷开关来进行时间校对，一个输出端接高位片的CLK时钟输入端，另外三端分别接入低位片进位端、快校时脉冲、慢校时脉冲。达到构成时间校对的作用。
3.3.2 工作原理和功能说明

3.3.3 器件说明
开关是指一个可以使电路开路、使电流中断或使其流到其他电路的电子元件。开关的原理是接点的“闭合”（closed）表示电子接点导通，允许电流流过；“开路”（open）表示电子接点不导通形成开路，不允许电流流过。其由面板、开关载流件、开关触点、开关拔嘴、底座等结构组成。按照用途分为波动开关、波段开关、录放开关、电源开关、预选开关、限位开关等。按照结构分为微动开关、船型开关、钮子开关、拨动开关等。
3.4 闹钟电路设计（闹点、闹钟持续时间）
3.4.1 模块电路及参数计算
将2片74ls85来进行级联构成8位二进制数值比较器，连接图如下。
由74ls121和蜂鸣器构成的报警电路，但仿真中没有74ls121，因此用功能相同的MONOSTABLE VIRTUAL（后文简称A1）来代替仿真，如图所示。若闹钟信号被驱动，从而使A1的Q端输出一个宽度为一秒的高电平，那么蜂鸣器就会响一秒。反之，电路停振，蜂鸣器不响

工作原理和功能说明

对于两个8位数，若高4位相同，它们的大小则由低4位的比较结果确定。因此，低4位的比较结果应作为高4位的条件，即低4位比较器的输出端应分别与高4位比较器的IA>B、IA<B、IA=B端连接。
将两个8位二进制数值比较器，分别连接拨码开关输入和时、分计数器输出，当A=B输出都为1时，驱动锁存电路。
74ls74双D触发器具备记忆功能，具备两个稳定状态的信息存储器件，是构成多种多样时序电路的最基本逻辑单元，也是数字逻辑电路中关键的单元电路。
D触发器的次级状态取决于触发前D端的状态，即次级状态=D。因此，它具有0、置1两种功能。

之后给扬声器驱动电路提供驱动信号。
3.4.3 器件说明
74ls85
在数字电路中，经常需要对两个位数相同的二进制数进行比较，以判断它们的相对大小或者是否相等，用来实现这一功能的逻辑电路就成为数值比较器。
74ls85引脚图及功能：

从功能表可以看出，该比较器的比较原理和两位比较器的比较原理相同。两个4位数的比较是从A的最高位A3和B的最高位B3进行比较，如果它们不相等，则该位的比较结果可以作为两数的比较结果。若最高位A3=B3，则再比较次高位A2和B2，余类推。显然，如果两数相等，那么，比较步骤必须进行到最低位才能得到结果。
真值表中的输入变量包括A3与B3、A2与B2、A1与B1、A0与B0和A与B的比较结果。其中A和B是另外两个低位数，IA》B、IA《B和IA=B是它们的比较结果。设置低位数比较结果输入端是为了能与其他数值比较器连接，以便组成位数更多的数值比较器。

74ls85真值表：

74ls123：

74ls123引脚及功能

1.外接电容接在 Cext（正）和 Rext/Cext（正）之间
2.为了改善脉冲宽度的精度和重复性，可在 Rext/Cext 和 Vcc 之间接外接电阻。
3.为了得到可变脉冲宽度，可在 Rext/Cext 和 Vcc 之间接接可变电阻。
H－高电平
L－低电平
X－任意
↑－低到高电平跳变
↓－高到低电平跳变
－一个高电平脉冲
－一个低电平脉冲
74LS123内有两组多谐振荡器，这个直流触发多谐振荡器的特点是由三种方法控制脉冲宽度，最基本的是选取外部的RC值来控制。 IC内部已经有一个定时电阻（内部时间选择电阻器只在LS122上），因此允许只外接定时电容使用。

第四部分整机电路
4.1 整机电路图

4.2 元件清单
元器件名称数量备注
74LS160 2 2-10计数器
4拨码开关 4 无
74LS163 4 2-16计数器
数码管 6 无
74LS10 1 3输入与非门
74LS00 1 2输入与非门
74LS85 4 比较器
74LS08 1 2输入与门
74LS74 1 D触发器
74ls123 1 无
单刀3掷开关 2 无
扬声器 1 5V 200Hz
电阻若干 20k，150k，50k，42k
电容若干 0.1uF，10uF
555定时器 1 定时器
74LS04 1 非门

第五部分安装调试与性能测量
5.1 电路安装
按照电路逻辑，将分电路连接成完整电路，并在multisim绘制：

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