Altera 的SOC器件之将自定义的IP挂在ARM硬核下（通过avalon总线），实现arm核与IP之间的通信

软件： Quartus II 17.0
芯片: ALTERA Cyclone5 5CGXFC7C7F23C8
语言：Verilog

Altera 的SOC器件之将自定义的IP挂在ARM硬核下（通过avalon总线），实现arm核与IP之间的通信
- 一、背景
- 二、步骤
- - 1.首先由system builder生成一个特定soc的基础文件
  - 2.打开qsys 准备挂载自己的ip（可以是一个.v文件）
  - （1）新建自己的组件库
  - （2）添加自定义ip
  - （3）定义自己的输出管脚
  - （4）点击finish，然后确认保存，会自动编译我们挂在arm上的ip

一、背景

目前的需求为上位机通过网口与FPGA上的ARM核中的系统进行通信，数据从FPGA的
普通IO口进入FPGA中进行存储与解析，然后将解析之后的数据通过avalon挂到ARM核
上，以备arm进行读取。因此需要将自定义的ip通过avalon总线挂在arm硬核之下。

二、步骤

1.首先由system builder生成一个特定soc的基础文件

和vivado添加基础系统ip差不多，可以选择你所需要的开发板的板载外设，，，只有单个soc芯片的话，这些板载外设都需要自己动手挂。

2.打开qsys 准备挂载自己的ip（可以是一个.v文件）

（1）新建自己的组件库

库的名称，版本号，组分类

（2）添加自定义ip

在文件中添加自己的ip （工程里所有的用到的.v文件，最后设置顶层，，，，后面还有仿真文件的添加这个没用过）

点 Analyze Systhesis File 用来分析语法错误。

（3）定义自己的输出管脚

在add interface里新增
一个conduit，是自己ip另外输出的接口，，，复位信号也新增一个，，，剩下的是默认的avalon总线的内部线。

在自定义的接口里面，signal type 最好改一改，，不然会给你乱分配一个

  此时，这个挂在arm上的ip，就如上图所示，，，，可以看到，顶层上的接口被分为了四块，第一时钟线，第二avalon总线 第三conduit是自己的自定义线（可以是输入可以是输出，比如我这里对外挂的uart 由输出tx 由输入rx） 第四 复位线

（4）点击finish，然后确认保存，会自动编译我们挂在arm上的ip

可以看到编译完成。

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一、背景

二、步骤

1.首先由system builder生成一个特定soc的基础文件

2.打开qsys 准备挂载自己的ip（可以是一个.v文件）

（1）新建自己的组件库

（2）添加自定义ip

（3）定义自己的输出管脚

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