FPGA 学习笔记：Vivado 2020.2 MicroBlaze MIG 测试 DDR3 篇二

前言

因为FPGA DDR3测试的工程搭建步骤比较的多，所以分成几篇来写，这样利于把复杂的事情拆分，利于理解与实际的操作
上一篇搭建了初步的Hello World工程，还没写什么代码或者改什么配置，所以FPGA 开发，并不是上来就写Verilog HDL，而是要把更多的时间用在：
- 目标是什么？ DDR3测试，正常DDR3能否当RAM一样使用
- 清楚要做什么，这里通过搭建嵌入式软核处理器的方式，快速验证
- 实现与验证：搭建DDR3的开发测试环境，通过C语言读写RAM（总线）的方式，确认DDR3是否工作

开发环境

Windows 10 64位专业版
Vivado 2020.2，可以使用 Vivado 2018.2或最新的Vivado 2022.1等版本，操作起来差别不算大
Xilinx FPGA开发板：xc7k325tffg900-2

一、配置系统的时钟输入

Clocking Wizard IP 的配置：系统时钟输入：根据硬件设计，我这里是单端 40MHz 输入，双击进行IP的配置

改为单端 40MHz 输入时钟

系统有多个复位引脚，这里可以统一一下，如全改为【低有效】复位

时钟输入【默认差分】改为【单端】后，删除原来的【差分】网络标号，手动连线时钟IP的复位引脚到现有的复位引脚（低有效）

时钟输入【单端输入】引出 Port（网络端点）

时钟模块 Clocking Wizard 就配置好了

二、串口Uartlite 改波特率

这里串口用于输出打印，输出测试的结果，用于验证DDR3 内存读写是否正常
双击 Uartlite IP，改波特率为：115200

三、MIG 7 series 配置

Memory Interface Generator 的缩写，内存接口生成器 IP

Create Design，创建设计

兼容：直接下一步即可

默认 DDR3，这里使用DDR3，所以直接下一步【Next】

这里改下：2500 ->400MHz，改下 DDR3的型号：这里为：MT41K256M16XX-107 系列

当前为了方便，我只测试第一片DDR3，16位（数据总线），所以这里还需要更改 Data Width ：16

下一步，默认即可

DDR3 输入时钟：200MHz，这里改下

这里改下参考时钟：使用系统时钟

开始配置 DDR3 的相关引脚，这里需要根据原理图进行配置，配置完，验证一下，通过后，就可以下一步了

注意DDR3 输入时钟的引脚配置，根据原理图

DDR3 MIG 7 Series 基本配置完成，直接下一步点到最后即可

自动连线

导出 DDR3 的网络

手动导出 DDR3 网络（这是一组标准的DDR3的网络）

重新布局（Layout），设计的Block Design 如下

小结

本篇主要总结了 Block Design 的设计，各个IP的配置
接下来，讲解系统其他引脚的约束，生成 Wrapper HDL 文件，导出硬件设计，打开 SDK 验证等

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一、配置系统的时钟输入

二、串口Uartlite 改波特率

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